CY7S1061G30-10BVXI

CY7S1061G/CY7S1061GE是一款高性能CMOS快速静态随机存取存储器，组织形式为1,048,576字×16位。该器件具有快速访问时间（10 ns）和独特的超低功耗深度睡眠模式。CY7S1061G器件的睡眠模式电流低至22 μA，在行业标准封装选项中结合了快速和低功耗SRAM的最佳特性。该器件还具有嵌入式ECC。ECC逻辑可以检测和纠正访问位置的单比特错误。CY7S1061GE器件包括一个ERR引脚，用于在读取周期中发出错误检测和纠正事件的信号。要访问具有单芯片使能输入的器件，将芯片使能输入（CE）置为低电平。要访问双芯片使能器件，将两个芯片使能输入——CE₁置为低电平，CE₂置为高电平。要进行数据写入，将写使能（WE）输入置为低电平，并分别在器件数据引脚（I/O₀至I/O₁₅）和地址引脚（A₀至A₁₉）上提供数据和地址。字节高位使能（BHE）和字节低位使能（BLE）输入控制字节写入，并将相应I/O线上的数据写入指定的存储位置。BHE控制I/O₈至I/O₁₅，BLE控制I/O₀至I/O₇。要进行数据读取，将输出使能（OE）输入置为有效，并在地址线上提供所需的地址。读取的数据可在I/O线（I/O₀至I/O₁₅）上获取。可以通过置位所需的字节使能信号（BHE或BLE）来执行字节访问，以从指定地址位置读取数据的高字节或低字节。当器件被取消选择（单芯片使能器件的CE为高电平，双芯片使能器件的CE₁为高电平且CE₂为低电平），或者控制信号（OE、BLE、BHE）被置为无效时，所有I/O（I/O₀至I/O₁₅）都处于高阻抗状态。当深度睡眠引脚（DS）为低电平时，器件进入低功耗深度睡眠模式。在这种状态下，器件停止正常操作并进入数据保留模式。可以通过将深度睡眠引脚（DS置为高电平）来激活器件。CY7S1061G/CY7S1061G有48引脚TSOP I、54引脚TSOP II和48球VFBGA封装。

• 高速访问时间：10纳秒
• 超低功耗，具有深度睡眠模式，最大深度睡眠电流为22微安
• 典型工作电流为90毫安，典型待机电流为20毫安
• 宽工作电压范围：1.65伏至2.2伏，2.2伏至3.6伏，以及4.5伏至5.5伏
• 集成纠错码，可纠正单比特错误
• 1.0伏数据保持电压
• 晶体管-晶体管逻辑兼容的输入和输出
• 提供错误指示引脚，用于指示单比特错误的检测和纠正
• 提供无铅48引脚TSOP I、54引脚TSOP II和48球VFBGA封装