CY7C25442KV18-333BZI

CY7C25442KV18是1.8V同步流水线静态随机存取存储器（SRAM），采用QDR II+架构。与QDR II架构类似，QDR II+架构有两个独立端口：读端口和写端口，用于访问存储阵列。读端口有专用数据输出支持读操作，写端口有专用数据输入支持写操作。QDR II+架构有独立的数据输入和输出，完全消除了普通设备存在的数据总线“转向”需求。通过公共地址总线访问每个端口，读写地址在输入（K）时钟的交替上升沿锁存。QDR II+的读写端口相互独立。为了最大化数据吞吐量，读写端口都配备了双倍数据速率（DDR）接口。每个地址位置关联两个36位字（CY7C25442KV18），可顺序突发进入或离开设备。由于数据可在两个输入时钟（K和K上划线）的每个上升沿传入和传出设备，因此在简化系统设计的同时最大化了存储带宽。这些设备具有片上终端特性，支持D[x:0]、BWS[x:0]和K/K上划线输入，有助于消除外部终端电阻、降低成本、减少电路板面积并简化电路板布线。通过端口选择实现深度扩展，使每个端口能够独立运行。所有同步输入通过由K或K上划线输入时钟控制的输入寄存器，所有数据输出通过由K或K上划线输入时钟控制的输出寄存器。写操作通过片上同步自定时写电路进行。

• 独立的读写数据端口
• 支持并发事务
• 333 MHz时钟，实现高带宽
• 双字突发，降低地址总线频率
• 读写端口均采用双倍数据速率（DDR）接口（333 MHz时数据传输速率为666 MHz）
• 2.0个时钟周期延迟
• 两个输入时钟（K和K上划线），实现精确的DDR时序
• SRAM仅使用上升沿
• 回波时钟（CQ和CQ上划线），简化高速系统中的数据捕获
• 数据有效引脚（QVLD），指示输出端的有效数据
• 片上终端（ODT）特性
• 支持D[x:0]、BWS[x:0]和K/K输入
• 单个复用地址输入总线，锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 同步内部自定时写操作
• 当DOFF上划线置为高电平时，QDR II+以2.0个周期的读延迟运行
• 当DOFF置为低电平时，运行方式类似于QDR I设备，读延迟为1个周期
• 提供×36配置
• 完全数据一致性，提供最新数据
• 核心VDD = 1.8 V ± 0.1 V；VDDQ = 1.4 V至VDD
• 支持1.5 V和1.8 V电源
• HSTL输入和可变驱动HSTL输出缓冲器
• 采用165球FBGA封装（13 × 15 × 1.4 mm）
• 提供无铅和含铅封装
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），实现精确的数据定位