SN65LVDS151DA

MuxIt是一系列通用的多芯片构建模块，用于实现并行数据串行化器和解串器。该系统允许通过比单端（如LVTTL或LVCMOS）数据接口所能实现的更长距离，以更少的传输线来传输宽并行数据。每条传输线复用的位数可由用户选择，与现有的固定比率解决方案相比，可实现更高的传输效率。MuxIt采用LVDS（TIA/EIA - 644 - A）低压差分信号技术，用于数据源和数据目的地之间的通信。 SN65LVDS151由一个10位并行输入/串行输出移位寄存器、三个LVDS差分传输线接收器、一对LVDS差分传输线驱动器以及相关的输入缓冲器组成。它在并行数据输入<DI - 0>至<DI - 9>上接收最多10位用户数据，并将数据串行化（复用），以便通过LVDS传输线链路进行传输。两个或更多的SN65LVDS151单元可以串联（级联），以适应更宽的并行数据路径，实现更高的串行化值。数据通过LVDS串行链路以输入并行数据时钟频率的M倍进行传输。复用比M，即每个数据时钟周期的位数，通过配套的SN65LVDS150 MuxIt可编程PLL频率倍增器上的配置引脚（M1至M5）进行编程。SN65LVDS150 MuxIt可编程PLL频率倍增器支持的复用比M范围在4到40之间。 数据在链路时钟参考输入（LCRI）上升沿之后的M时钟输入（MCI）信号的第一个上升沿并行加载到SN65LVDS151输入锁存器中。数据在M时钟输入（MCI）的上升沿从SN65LVDS151移位寄存器中串行读出。并行输入数据的最低位DI - 0在LCRI上升沿之后的MCI第三个上升沿从DO输出。并行输入数据的其余位DI - 1至DI - (M - 1)按升序依次由后续的MCI上升沿时钟输出。链路时钟输出（LCO）信号上升沿通过由MCI时钟控制的内部电路与数据输出（DO）同步。LCO信号上升沿在LCRI上升沿之后的MCI第一个上升沿之后出现。 LCRI和MCI信号均由SN65LVDS150 MuxIt可编程频率倍增器提供。它们通过LVDS差分连接传输，以最小化偏移和抖动。SN65LVDS151包括用于串行化数据输出（DO）流和链路时钟输出（LCO）的LVDS差分线路驱动器。级联输入（CI）也是LVDS连接，使用时它连接到前一个SN65LVDS151的DO输出。 内部上电复位（POR）和使能输入（EN）控制SN65LVDS151的操作。当VCC低于1.5 V，或EN为低电平时，器件处于低功耗禁用状态，DO和LCO差分输出处于高阻态。当VCC高于3 V且EN为高电平时，器件和两个差分输出被启用并按规格运行。链路时钟输出使能输入（LCO_EN）用于在不使用LCO输出时将其关闭。级联输入使能（CI_EN）用于在不使用CI输入时将其关闭。 串行化数据位从DO输出按升序输出，从并行输入位DI - 0开始。每个数据时钟周期输出的串行化数据位数由复用比M决定。当M小于或等于10时，不使用级联输入（CI），仅使用前M个并行输入位（DI - 0至DI - [M - 1]）。当M大于10时，使用所有十个并行输入位（DI - 0至DI - 9），并使用级联输入从额外的SN65LVDS151串行化器中移入其余数据位。

• MuxIt串行化器 - 解串器构建模块芯片系列成员
• 支持最高200 Mbps速率下最多10位并行数据输入的串行化
• 提供PLL锁定/有效输入以启用链路数据传输
• 可与额外的SN65LVDS151 MuxIt串行化器 - 发射器级联，以实现更宽的并行输入数据通道宽度
• LVDS兼容差分输入和输出符合或超过ANSI TIA/EIA - 644 - A要求
• LVDS输入和输出ESD保护超过12 kV HBM
• 用于锁定/有效、使能和并行数据输入的LVTTL兼容输入具有5 V容限
• 采用3.3 V电源供电
• 采用32引脚DA薄型收缩小外形封装，引脚间距为26 Mil