SSTE32882KA1AKG8

这款28位1:2或26位1:2和4位1:1的带奇偶校验的时钟驱动器设计用于1.25V、1.35V和1.5V VDD操作。除复位（RESET）和MIRROR输入为LVCMOS外，所有输入均与1.25V、1.35V和1.5V CMOS兼容。除了开漏错误（ERROUT）输出外，所有输出都是1.25V、1.35V和1.5V CMOS边沿控制驱动器，优化用于在DDR3 RDIMM应用中驱动单端25Ω至50Ω的走线。时钟输出（Yn和Yn bar）以及控制网输出QnCKEn、QnCSn bar和QnODTn设计有不同的强度和偏斜，以补偿不同的负载并均衡信号传输速度。

SSTE32882KA1根据四芯片选择使能（QCSEN）输入有两种基本工作模式。当QCSEN输入引脚悬空（或拉高）时，该组件有两个芯片选择输入DCS0和DCS1 bar，以及每个芯片选择输出的两个副本QACS0、QACS1、QBCS0和QBCS1 bar。这是“QuadCS禁用”模式。当QCSEN输入引脚被拉低时，该组件有四个芯片选择输入DCS[3:0] bar，以及四个芯片选择输出QCS[3:0] bar。这是“QuadCS启用”模式。在整个规格说明中，DCS[n:0] bar将表示所有的芯片选择输入，其中n=1对应于QuadCS禁用模式，n=3对应于QuadCS启用模式。QxCS[n:0] bar将表示所有的芯片选择输出。

SSTE32882KA1包含一个高性能、低抖动、低偏斜的缓冲器，它将差分时钟输入（CK和CK bar）分配到四个差分对时钟输出（Yn和Yn bar），以及一对反馈时钟输出（FBOUT和FBOUT bar）。时钟输出由输入时钟（CK和CK bar）、反馈时钟（FBIN和FBIN）以及模拟电源输入（AVDD和AVSS）控制。当AVDD接地时，PLL关闭并旁路以便测试。

SSTE32882KA1从差分时钟（CK和CK bar）运行。数据在CK上升沿和CK bar下降沿处被寄存。如果恰好有一个DCS[n:0] bar输入信号被置低，则数据会被驱动到相应的设备输出。

根据控制寄存器设置，该设备可以改变其输出特性以匹配不同的DIMM网络拓扑。可以通过调整时序来补偿目标应用内信号的不同飞行时间。通过禁用未使用的输出，可以降低功耗。

SSTE32882KA1接受来自内存控制器的奇偶校验位输入（PAR_IN），将其与接收到的DIMM独立数据输入（DAn, DBAn, DRAS, DCAS, 和 DWE）进行比较，并通过开漏ERROUT引脚（活动低）指示是否发生了奇偶校验错误。约定采用偶数校验；即，有效的校验定义为DIMM独立数据输入加上奇偶校验输入位中的1的数量为偶数。为了计算奇偶校验，所有DIMM独立的D输入必须连接到已知的逻辑状态。

DIMM依赖信号（DCKEn, DODTn, 和 DCSn）不包括在校验计算中。

为确保在稳定时钟供应之前寄存器输出是确定的，必须在上电期间保持RESET处于低电平状态。

SSTE32882KA1采用176球BGA封装，球间距为0.65mm，在11 x 20网格中排列。设备引脚布局支持在外侧两列上输出，以便于DIMM信号布线。相应输入的布局方式使得两个设备可以背靠背放置以支持四Rank模块，同时数据输入共享相同的通孔。每个输入和输出都靠近关联的无球位置或位于外侧两行，允许使用低成本通孔技术结合小尺寸0.65mm球间距。