SSTE32882HLBAKG8

28位1:2或26位1:2和4位1:1的带奇偶校验的时钟驱动器设计用于1.35V和1.5V VDD操作。除复位（RESET）和MIRROR输入为LVCMOS外，所有输入均与1.35V和1.5V CMOS兼容。除了开漏错误（ERROUT）输出外，所有输出均为1.35V和1.5V CMOS边沿控制驱动器，优化用于DDR3 RDIMM应用中单端接25Ω至50Ω走线的驱动。时钟输出（Yn和Yn_bar）以及控制网输出QnCKEn、QnCSn_bar和QnODTn设计有不同的强度和偏斜以补偿不同的负载并均衡信号传输速度。

SSTE32882HLB有两个与四芯片选择使能（QCSEN）输入相关的基本工作模式。当QCSEN_bar输入引脚悬空（或拉高）时，组件有两个芯片选择输入DCS0和DCS1，每个芯片选择输出有两份副本QACS0、QACS1、QBCS0和QBCS1_bar。这是“QuadCS禁用”模式。当QCSEN_bar输入引脚被拉低时，组件有四个芯片选择输入DCS[3:0]_bar，以及四个芯片选择输出QxCS[3:0]_bar。这是“QuadCS启用”模式。在本规范的其余部分，DCS[n:0]_bar将表示所有的芯片选择输入，其中n=1表示QuadCS禁用，n=3表示QuadCS启用。QxCS[n:0]_bar将表示所有的芯片选择输出。

SSTE32882HLB包含一个高性能、低抖动、低偏斜的缓冲器，它将差分时钟输入（CK和CK_bar）分配到四个差分对的时钟输出（Yn和Yn_bar），以及一对反馈时钟输出（FBOUT和FBOUT_bar）。时钟输出由输入时钟（CK和CK_bar）、反馈时钟（FBIN和FBIN）及模拟电源输入（AVDD和AVSS）控制。当AVDD接地时，PLL关闭并旁路以进行测试。

SSTE32882HLB从差分时钟（CK和CK_bar）操作。数据在CK上升沿和CK_bar下降沿交叉处注册。如果恰好有一个DCS[n:0]_bar输入信号被拉低，则数据被驱动到相应的设备输出。

根据控制寄存器设置，该设备可以改变其输出特性以匹配不同的DIMM网络拓扑。定时可以更改以补偿目标应用中信号的不同飞行时间。通过禁用未使用的输出，可降低功耗。

SSTE32882HLB在奇偶校验（PAR_IN）输入上接受来自存储控制器的奇偶校验位，将其与在DIMM独立的数据输入（DAn、DBAn、DRAS、DCAS和DWE）上接收到的数据进行比较，并在开漏ERROUT引脚（低电平有效）上指示是否发生了奇偶校验错误。约定采用偶数奇偶校验；即，有效的奇偶校验定义为DIMM独立数据输入与奇偶校验输入位结合后的1的数量为偶数。为了计算奇偶校验，所有DIMM独立的D输入必须连接到已知逻辑状态。

DIMM依赖信号（DCKEn、DODTn和DCSn）不包括在奇偶校验检查计算中。

为确保在提供稳定时钟之前从寄存器获得确定的输出，在加电期间必须保持RESET处于低状态。

SSTE32882HLB可用176球BGA封装，球间距为0.65mm，排列成11 x 20网格。它还可用176球薄型细间距BGA封装，球间距为0.65mm，排列成8 x 22网格。该设备引脚布局支持在外侧两列上的输出以方便DIMM信号布线。相应输入布置方式使得两个设备可以背靠背放置用于四个Rank模块，同时数据输入共享相同的过孔。每个输入和输出都靠近相关的无球位置或位于外侧两行上，以便使用低成本过孔技术结合小的0.65mm球间距。

• 引脚布局优化了 DDR3 RDIMM 的 PCB 布局
• 1 对 2 寄存器输出和 1 对 4 时钟对输出支持堆叠的 DDR3 RDIMM
• 锁相环时钟驱动器用于缓冲一个差分时钟对（CK 和 CK）并分配到四个差分输出
• 支持 RESET 和 MIRROR 输入上的 LVCMOS 切换电平
• 检查 DIMM 独立数据输入的奇偶校验
• 支持动态 1T/3T 定时事务和输出反相功能，以在正常操作和 MRS 命令传递期间改善定时性能
• 支持 CKE 电源关闭操作模式
• 支持四芯片选择操作特性
• RESET 输入禁用差分输入接收器，复位所有寄存器，并禁用除 ERROUT 和 QnCKEn 之外的所有输出驱动器
• 提供访问内部控制字以配置设备特性和适应不同的 RDIMM 和系统应用
• 锁存性能超过 100mA
• ESD > 2000V 符合 MIL-STD883 方法 3015；ESD > 200V 使用机器模型 Delta c=200pF, R=0
• 采用 176 球栅阵列封装