NT5CC64M16GP-DIH

1Gb双数据速率3（DDR3(L)）G-die动态随机存取存储器采用双数据速率架构，以实现高速运行。它在内部配置为八组动态随机存取存储器。 1Gb芯片的结构为16Mbit x 8个输入/输出接口 x 8组，或8Mbit x 16个输入/输出接口 x 8组器件。这些同步器件在一般应用中，每个引脚每秒的数据传输速率最高可达2133Mb。 该芯片的设计符合所有关键的DDR3(L)动态随机存取存储器特性，所有控制和地址输入都与一对外部提供的差分时钟同步。输入信号在差分时钟的交叉点（CK上升沿和CK下降沿）被锁存。所有输入/输出接口都通过单端数据选通信号（DQS）或差分数据选通信号对以源同步方式进行同步。 这些器件使用单一的1.5V ± 0.075V或1.35V -0.067/+0.1V电源供电，并提供球栅阵列（BGA）封装。 DDR3(L)同步动态随机存取存储器是一种高速动态随机存取存储器，内部配置为八组动态随机存取存储器。DDR3(L)同步动态随机存取存储器采用8n预取架构以实现高速运行。8n预取架构与一个接口相结合，该接口设计为在每个时钟周期内在输入/输出引脚上传输两个数据字。DDR3(L)同步动态随机存取存储器的单次读或写操作包括在内部动态随机存取存储器核心进行一次8n位宽、四个时钟周期的数据传输，以及在输入/输出引脚上进行八次相应的n位宽、半个时钟周期的数据传输。 对DDR3(L)同步动态随机存取存储器的读写操作是面向突发的，从选定位置开始，并按照编程序列连续进行长度为八的突发传输或长度为四的“截断”突发传输。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择组。

• 符合DDR3基本标准
• 8n预取架构
• 差分时钟（CK/CK（上划线））和数据选通信号（DQS/DQS（上划线））
• 数据引脚（DQs）、数据选通信号（DQS）和数据掩码（DM）采用双数据速率
• 数据完整性：
  • 通过动态随机存取存储器内置温度传感器实现自动自刷新（ASR）
  • 自动刷新和自刷新模式
• 节能模式：
  • 部分阵列自刷新（PASR）
  • 掉电模式
• 信号完整性：
  • 可配置的驱动强度（DS）以实现系统兼容性
  • 可配置的片上终端（ODT）
  • 通过外部ZQ引脚（240欧姆 ± 1%）进行ZQ校准，以确保驱动强度（DS）/片上终端（ODT）阻抗精度
• 信号同步：
  • 通过模式寄存器（MR）设置6进行写电平调整
  • 通过多用途寄存器（MPR）进行读电平调整
• 接口和电源：
  • DDR3采用SSTL_15标准，VDD/VDDQ = 1.5V（±0.075V）
  • DDR3L采用SSTL_135标准，VDD/VDDQ = 1.35V（-0.067/+0.1V）
• 速度等级（CL - TRCD - TRP）：
  • 2133Mbps / 14 - 14 - 14
  • 1866Mbps / 13 - 13 - 13
  • 1600Mbps / 11 - 11 - 11、10 - 10 - 10
• 温度范围（Tc）：
  • 商业级 = 0℃ ~ 95℃
  • 准工业级（-T） = -40℃ ~ 95℃
  • 工业级（-I） = -40℃ ~ 95℃
  • 汽车级2（-H） = -40℃ ~ 105℃
  • 汽车级3（-A） = -40℃ ~ 95℃
• 可编程功能：
  • 列地址选通（CAS）潜伏期（6/7/8/9/10/11/13/14）
  • 列地址选通（CAS）写潜伏期（5/6/7/8/9/10）
  • 附加潜伏期（0/CL - 1/CL - 2）
  • 写恢复时间（5/6/7/8/10/12/14/16）
  • 突发类型（顺序/交错）
  • 突发长度（BL8/BC4/BC4或8动态选择）
  • 自刷新温度范围（正常/扩展）
  • 输出驱动器阻抗（34/40）
  • 片上终端Rtt_Nom（20/30/40/60/120）
  • 片上终端Rtt_WR（60/120）
  • 预充电掉电模式（慢速/快速）