MT46V16M16FG-75:F

DDR SDRAM采用双数据速率架构实现高速运行。该架构本质上是2n预取架构，其接口设计为在I/O引脚每个时钟周期传输两个数据字。一次对DDR SDRAM的读写访问实际上包括在内部DRAM核心进行一次2n位宽、一个时钟周期的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。双向数据选通信号（DQS）与数据一起在外部传输，用于在接收器处进行数据捕获。DDR SDRAM在读取时发送DQS，内存控制器在写入时发送DQS。读取时DQS与数据边缘对齐，写入时DQS与数据中心对齐。x16型号有两个数据选通信号，一个用于低字节，一个用于高字节。DDR SDRAM由差分时钟（CK和CK#）驱动；CK上升且CK#下降的交叉点称为CK的正沿。命令（地址和控制信号）在CK的每个正沿进行寄存。输入数据在DQS的两个边沿进行寄存，输出数据参考DQS的两个边沿以及CK的两个边沿。对DDR SDRAM的读写访问是突发式的；访问从选定位置开始，并按编程顺序持续访问编程数量的位置。访问从寄存激活命令开始，随后可能是读取或写入命令。与激活命令同时寄存的地址位用于选择要访问的存储体和行。与读取或写入命令同时寄存的地址位用于选择存储体和突发访问的起始列位置。DDR SDRAM提供可编程的读取或写入突发长度，可为2、4或8个位置。可以启用自动预充电功能，以在突发访问结束时启动自定时行预充电。与标准SDR SDRAM一样，DDR SDRAM的流水线多存储体架构允许并发操作，从而通过隐藏行预充电和激活时间来提供高有效带宽。还提供自动刷新模式和节能掉电模式。所有输入与JEDEC的SSTL_2标准兼容。所有全驱动选项输出与SSTL_2 Class II兼容。

• VDD = +2.5V ±0.2V，VDDQ = +2.5V ±0.2V
• VDD = +2.6V ±0.1V，VDDQ = +2.6V ±0.1V (DDR400)
• 双向数据选通（DQS）与数据一起传输/接收，即源同步数据捕获（x16有两个，每个字节一个）
• 内部流水线双倍数据率（DDR）架构；每个时钟周期两次数据访问
• 差分时钟输入（CK和CK#）
• 命令在每个CK上升沿输入
• DQS在读取时与数据边沿对齐；在写入时与数据中心对齐
• 延迟锁定环（DLL）用于对齐DQ和DQS与CK的转换
• 四个内部存储体用于并发操作
• 数据掩码（DM）用于屏蔽写入数据（x16有两个，每个字节一个）
• 可编程突发长度（BL）：2、4或8
• 自动刷新
• 64毫秒，8192周期（商业和工业级）
• 16毫秒，8192周期（汽车级）
• 自刷新（AT设备上不可用）
• 长引脚TSOP以提高可靠性（OCPL）
• 2.5V I/O（兼容SSTL_2）
• 支持并发自动预充电选项
• 支持tRAS锁定（tRAP = tRCD）