HYB25D512800CE-6

512兆位是一种高速CMOS动态随机存取存储器，包含536,870,912位。它内部配置为四体DRAM。512兆位双倍数据速率SDRAM采用双倍数据速率架构实现高速运行。该架构本质上是一种2n预取架构，其接口设计为在I/O引脚每个时钟周期传输两个数据字。对于512兆位双倍数据速率SDRAM，一次单读或单写访问实际上包括在内部DRAM核心进行一次2n位宽、一个时钟周期的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。双向数据选通信号（DQS）与数据一起外部传输，用于在接收器处捕获数据。DQS是由DDR SDRAM在读取时发送、由内存控制器在写入时发送的选通信号。读取时DQS与数据边缘对齐，写入时DQS与数据中心对齐。512兆位双倍数据速率SDRAM由差分时钟（CK和CK（上划线）；CK上升且CK（上划线）下降的交叉点称为CK的正边缘）驱动。命令（地址和控制信号）在CK的每个正边缘寄存。输入数据在DQS的两个边缘寄存，输出数据参考DQS的两个边缘以及CK的两个边缘。对DDR SDRAM的读写访问是突发式的；访问从选定位置开始，并按编程顺序持续访问编程数量的位置。访问从激活命令的寄存开始，随后是读或写命令。与激活命令同时寄存的地址位用于选择要访问的存储体和行。与读或写命令同时寄存的地址位用于选择存储体和突发访问的起始列位置。DDR SDRAM提供可编程的读或写突发长度，为2、4或8个位置。可以启用自动预充电功能，以在突发访问结束时启动自定时行预充电。与标准SDRAM一样，DDR SDRAM的流水线、多体架构允许并发操作，从而通过隐藏行预充电和激活时间提供高有效带宽。提供自动刷新模式和节能掉电模式。所有输入与SSTL_2行业标准兼容。所有输出与SSTL_2 II类兼容。

• 双倍数据速率架构：每个时钟周期进行两次数据传输
• 双向数据选通信号（DQS）与数据一起传输和接收，用于在接收器处捕获数据
• 读取时DQS与数据边缘对齐，写入时DQS与数据中心对齐
• 差分时钟输入（CK和CK（上划线））
• 四个内部存储体用于并发操作
• 写入数据的数据掩码（DM）
• DLL使DQ和DQS转换与CK转换对齐
• 在每个CK正边缘输入命令；数据和数据掩码参考DQS的两个边缘
• 可编程CAS潜伏期：2、2.5、3
• 可编程突发长度：2、4或8
• 每次突发访问的自动预充电选项
• 自动刷新和自刷新模式
• 支持RAS锁定，tRAP = tRCD
• 最大平均周期性刷新间隔为7.8μs
• 2.5V（SSTL_2兼容）I/O
• VDD = 2.5V ± 0.2V
• VDDQ = 2.5V ± 0.2V
• 封装：PG - TSOPII - 66、PG - TFBGA - 60、P - TSOPII - 66、P - TFBGA - 60
• 符合RoHS标准的产品