72V36110L6BBY8

72V36100/72V36110是极深、高速的CMOS先进先出（FIFO）存储器，具有时钟控制的读写功能和灵活的x36/x18/x9总线匹配数据流。这些FIFO为用户提供了几个关键优势：读写端口都具有灵活的x36/x18/x9总线匹配功能；重传操作所需的周期固定且短；从第一个字写入空FIFO到可以读取的时间，即首字数据延迟周期固定且短；读写端口具有异步/同步转换功能；提供高达4 Mbit的高密度存储。总线匹配同步FIFO特别适用于网络、视频、电信、数据通信和其他需要缓冲大量数据并匹配不同大小总线的应用。每个FIFO都有一个数据输入端口（Dn）和一个数据输出端口（Qn），在主复位周期中，它们的宽度可由外部控制引脚输入宽度（IW）、输出宽度（OW）和总线匹配（BM）引脚的状态决定，可为36位、18位或9位。输入端口可选择为同步（时钟控制）接口或异步接口。在同步操作期间，输入端口由写时钟（WCLK）输入和写使能（WEN）输入控制。当WEN（上划线）有效时，在WCLK的每个上升沿，Dn数据输入上的数据被写入FIFO。在异步操作期间，仅使用WR输入将数据写入FIFO。在WR的上升沿写入数据，WEN（上划线）输入应连接到其有效状态（低电平）。输出端口可选择为同步（时钟控制）接口或异步接口。在同步操作期间，输出端口由读时钟（RCLK）输入和读使能（REN）输入控制。当REN有效时，在RCLK的每个上升沿从FIFO读取数据。在异步操作期间，仅使用RD输入从FIFO读取数据。在RD的上升沿读取数据，REN输入应连接到其有效状态（低电平）。当输出端口选择异步操作时，FIFO必须配置为标准模式，并且使用OE输入对输出Qn进行三态控制。RCLK和WCLK信号的频率可以在0到fMAX之间完全独立变化。一个时钟输入的频率相对于另一个没有限制。这些器件有两种可能的操作时序模式：标准模式和首字直通（FWFT）模式。在标准模式下，写入空FIFO的第一个字除非执行特定的读取操作，否则不会出现在数据输出线上。读取操作包括激活REN（上划线）并使RCLK上升沿有效，将字从内部存储器移到数据输出线。在FWFT模式下，写入空FIFO的第一个字在RCLK信号经过三次转换后直接时钟到数据输出线。访问第一个字时不必使REN（上划线）有效。然而，后续写入FIFO的字需要REN（上划线）为低电平才能访问。主复位期间FWFT/SI输入的状态决定了使用的时序模式。对于需要比单个FIFO提供更多数据存储容量的应用，FWFT时序模式允许通过串联FIFO进行深度扩展（即一个FIFO的数据输出连接到下一个FIFO的相应数据输入），无需外部逻辑。

• 可从以下内存组织中选择：72V36100（65,536 x 36）、72V36110（131,072 x 36）；具有更高密度的2Meg和4Meg SuperSync II FIFO
• 时钟最高可运行至166 MHz
• 用户可选择异步读写端口（仅适用于PBGA和CABGA封装）
• 用户可选择输入和输出端口总线大小：x36进x36出、x36进x18出、x36进x9出、x18进x36出、x9进x36出
• 用户可选择大端/小端字节表示
• 5V输入容限
• 固定的低首字延迟
• 零延迟重传
• 自动掉电功能可最小化待机功耗
• 主复位可清除整个FIFO
• 部分复位可清除数据，但保留可编程设置
• 空、满和半满标志可指示FIFO状态
• 可编程的几乎空和几乎满标志，每个标志可默认设置为八个预选偏移之一
• 可选择几乎空和几乎满标志的同步/异步时序模式
• 可通过串行或并行方式对可编程标志进行编程
• 可选择标准时序（使用EF和FF标志）或首字直通时序（使用OR和IR标志）
• 输出使能可将数据输出置于高阻态
• 易于在深度和宽度上扩展
• 提供JTAG端口，用于边界扫描功能（仅适用于PBGA和CABGA封装）
• 独立的读写时钟（允许同时读写）
• 有128引脚薄型四方扁平封装（TQFP）、144引脚塑料球栅阵列（PBGA）（具有附加功能）或144引脚芯片阵列BGA（CABGA）（具有附加功能）可选
• 引脚与SuperSync II（72V3640/72V3650/72V3660/72V3670/72V3680/72V3690）系列兼容
• 采用高性能亚微米CMOS技术
• 可提供工业温度范围（-40°C至+85°C）
• 有环保产品可供选择，详见订购信息

• 网络
• 视频
• 电信
• 数据通信