8A34002E-003NLG

8A34002 是一种用于基于数据包和物理层设备同步的同步管理单元 (SMU)。该器件高度集成，提供了管理 IEEE 1588 和同步以太网 (SyncE) 基准时钟所需的工具。PLL 通道可以独立用作频率合成器、抖动衰减器、数字控制振荡器 (DCO) 或数字锁相环 (DPLL)。

8A34002 支持多个独立的定时路径，每个路径都可以配置为 DPLL 或 DCO。输入到输入、输入到输出以及输出到输出的相位偏斜都可以精确管理。该器件输出低抖动时钟，可以直接同步诸如 100GBASE-R、40GBASE-R、10GBASE-R、10GBASE-W 等接口，以及较低速率的以太网接口；还可以同步 SONET/SDH 和 PDH 接口以及 IEEE 1588 时间戳单元 (TSU)。

内部系统 APLL 必须由一个低相位噪声参考时钟供电，频率在 25MHz 到 54MHz 之间。系统 APLL 的输出用于设备中所有分数输出分频器 (FOD) 的时钟合成。系统 APLL 参考可以来自连接到 OSCI 引脚的外部晶体振荡器或使用连接在 OSCI 和 OSCO 引脚之间的晶体的内部振荡器。

系统 DPLL 生成一个内部系统时钟，用于设备中的参考监视器和其他数字电路。如果提供给系统 APLL 的参考满足应用的稳定性和准确性要求，则系统 DPLL 可以自由运行，不需要系统 DPLL 参考。或者，系统 DPLL 可以锁定到满足应用稳定性和准确性要求的外部参考。系统 DPLL 可以从XO_DPLL 引脚或通过参考选择多路复用器接收参考。

8A34002 接受多达 7 个差分参考输入和 14 个单端参考输入，这些输入可以在常见的 GNSS、以太网、SONET/SDH、PDH 频率以及任何从 0.5Hz 到 1GHz（单端模式下为 250MHz）的输入频率下工作。参考信号持续监测信号丢失和频率偏移，用户可编程阈值。所有参考都可用于所有 DPLL。每个 DPLL 的活动参考由强制或自动选择确定，基于用户可编程优先级、锁定允许、参考监视器、恢复性和非恢复性设置以及 LOS 输入。

8A34002 可以接受一个时钟参考和一个关联的帧脉冲或同步信号作为一对。DPLL 可以锁定到时钟参考，并将同步和时钟输出与配对的同步/帧输入对齐。该设备允许任何参考输入配置为同步输入，可以与任何其他参考输入关联。输入同步信号可以具有 1 PPS（每秒一次脉冲）、PPES（偶数秒脉冲）、5PPS、10 PPS、50Hz、100Hz、1 kHz、2 kHz、4kHz 和 8 kHz 的频率。此功能使任何 DPLL 能够在其帧同步和时钟输出与同步输入对齐的情况下，无需使用低带宽设置直接锁定到同步输入。

DPLL 支持四种主要操作模式：自由运行、锁定、保持和 DCO。在自由运行模式下，DPLL 根据系统时钟单独合成时钟。在锁定模式下，DPLL 滤除参考时钟抖动并使用选定的带宽。同样在锁定模式下，长期输出频率准确性与所选输入参考的长期频率准确性相同。在保持模式下，DPLL 使用锁定模式期间获取的频率数据在没有输入参考时生成准确的频率。在 DCO 模式下，DPLL 控制回路打开，DCO 可以由运行在外部处理器上的 PTP 时钟恢复伺服控制以合成 PTP 时钟。

DPLL 可以配置为一系列可选的滤波带宽。低于 20mHz 的带宽可以用于将 DPLL 直接锁定到 1 PPS 参考。0.05Hz 到 0.1Hz 的带宽可以用于 G.8273.2。0.1Hz 到 10Hz 的带宽可以用于 G.8262/G.813、Telcordia GR-253-CORE S3 或 SMC 应用。高于 10Hz 的带宽可以用于抖动衰减和速率转换应用。

在符合 ITU-T G.8275.2 的电信边界时钟 (T-BC) 和电信时间从时钟 (T-TSC) 应用中，可以使用两个 DPLL；一个 DPLL 配置为 DCO 以合成 PTP 时钟，另一个 DPLL 配置为 EEC/SEC 以生成物理层时钟。组合模式提供从 EEC/SEC 到 PTP 时钟的物理层频率支持。

对于符合 ITU-T G.8263 的应用，任何 DPLL 都可以配置为 DCO 以合成基于数据包的时钟。

对于符合 ITU-T G.8264 的同步设备定时源 (SETS) 应用，任何 DPLL 都可以配置为 EEC/SEC 以输出 T0 参考点的时钟，并且可以用于输出 T4 参考点的时钟。

8A34002 生成最多 8 个差分输出时钟，频率范围从 0.5Hz 到 1GHz。差分输出可以支持 LVPECL、LVDS、HCSL 和 CML。该设备生成最多 16 个单端时钟，频率范围从 0.5Hz 到 250MHz。LVCMOS 输出支持 3.3V、2.5V、1.8V、1.5V 或 1.2V。每个输出阶段都可以独立配置。

由 8A34002 生成的时钟抖动低于 150fs RMS（10kHz 到 20MHz），因此适用于串行 100GBASE-R、40GBASE-R 和较低速率接口。

所有控制和状态寄存器都通过 I2C/SPI 从属微处理器接口访问。SPI 接口模式支持高时钟速率（最高 50MHz）。对于 DPLL 的配置，I2C 主接口可以在复位后自动从外部 EEPROM 加载配置。8A34002 还具有内部客户可定义的一次性可编程存储器，最多支持 16 种不同配置。