8A34001E-000AJG8

8A34001是一款用于基于分组和基于物理层设备同步的同步管理单元（SMU）。该器件是一款高度集成的设备，可为基于IEEE 1588和同步以太网（SyncE）的时钟提供管理定时参考、时钟源和定时路径的工具。PLL通道可独立充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）。 8A34001支持多个独立的定时路径，每个路径都可配置为DPLL或DCO。输入到输入、输入到输出以及输出到输出的相位偏移都可以精确管理。该器件输出低抖动时钟，可直接同步诸如100GBASE - R、40GBASE - R、10GBASE - R和10GBASE - W等接口以及更低速率的以太网接口；还可同步SONET/SDH和PDH接口，以及IEEE 1588时间戳单元（TSU）。 内部系统APLL必须由频率在25MHz至54MHz之间的低相位噪声参考时钟供电。系统APLL的输出用于设备中所有分数输出分频器（FOD）的时钟合成。系统APLL参考可以来自连接到OSCI引脚的外部晶体振荡器，也可以来自使用连接在OSCI和OSCO引脚之间晶体的内部振荡器。 系统DPLL生成内部系统时钟，供设备中的参考监视器和其他数字电路使用。如果提供给系统APLL的参考满足预期应用的稳定性和精度要求，则系统DPLL可以自由运行。

• 八个独立的定时通道
• 每个通道可充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）
• DPLL生成符合电信标准的时钟
• 符合同步以太网的ITU - T G.8262标准
• 符合传统SONET/SDH和PDH要求
• DPLL数字环路滤波器（DLF）可编程，截止频率范围为12µHz至22kHz
• DPLL/DCO通道使用组合总线共享频率信息，以简化对ITU - T G.8273.2标准的合规性
• DPLL和DCO模式之间的切换无中断且动态
• 在DCO和DPLL模式之间自动切换参考，以简化对T - BC中外部相位/时间输入接口的支持
• 通过分数输出分频器（FOD）生成与输入频率无关的输出频率
• 每个FOD支持1ps分辨率的输出相位调谐
• 12个差分/24个LVCMOS输出
• 频率范围从0.5Hz到1GHz（LVCMOS为250MHz）
• 抖动低于150fs RMS（10kHz至20MHz）
• 支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式
• 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
• 独立输出电压为3.3V、2.5V或1.8V
• LVCMOS还支持1.5V或1.2V
• 每个输出的时钟相位可按1ns至2ns的步长单独编程，总范围为±180°
• 8个差分/16个单端时钟输入
• 支持频率范围从0.5Hz到1GHz
• 任何输入都可以映射到任何或所有定时通道
• 冗余输入频率相互独立
• 任何输入都可以指定为EPPS（偶数每秒脉冲）、1PPS（每秒脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz的外部帧/同步脉冲，并与可选的参考时钟输入相关联
• 每个输入可编程相位偏移，最大可达±1.638µs，步长为1ps
• 参考监视器根据LOS、活动、频率监测和/或LOS输入引脚来判定参考是否合格
• 信号丢失（LOS）输入引脚（通过GPIO）可分配给任何输入时钟参考
• 自动参考选择状态机根据参考监视器、优先级表、恢复/非恢复以及其他可编程设置为每个DPLL选择活动参考
• 系统APLL可由基模晶体（25MHz至54MHz）或晶体振荡器供电
• 系统DPLL可接受工作频率实际上在1MHz至150MHz之间的XO、TCXO或OCXO
• DPLL可配置为DCO，以合成精确时间协议（PTP）/IEEE 1588时钟
• DCO生成基于PTP的时钟，频率分辨率小于1.11 × 10 - 16
• DPLL相位检测器可用作精度低于1ps的时间数字转换器（TDC）
• 支持1MHz I²C或50MHz SPI串行处理器端口
• 复位后可通过以下方式自动配置自身：
  • 内部客户可定义的一次性可编程（OTP）存储器，最多有16种不同配置
  • 通过单独的I²C主端口连接标准外部I²C EPROM
• 1149.1 JTAG边界扫描
• 10×10 mm（球间距0.8mm）144 - CABGA封装

• 核心和接入IP交换机/路由器
• 根据ITU - T G.8273.2标准的同步以太网设备、电信边界时钟（T - BC）和电信时间从时钟（T - TSC）
• 10Gb、40Gb和100Gb以太网接口
• 中心局定时源和分配
• 4.5G和5G网络设备的无线基础设施