8A34013E-000NBG8

8A34013是一款端口同步器，用于基于数据包和物理层的设备同步，可实现频率和时间/相位同步。8A34011是一款高度集成的器件，为基于IEEE 1588和同步以太网（SyncE）的时钟提供管理定时参考、时钟源和定时路径的工具。PLL通道可独立充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）。 8A34013支持多个独立的定时路径，每个路径可配置为DPLL或DCO。输入到输入、输入到输出以及输出到输出的相位偏移均可精确管理。该器件输出低抖动时钟，可直接同步如100GBASE - R、40GBASE - R、10GBASE - R和10GBASE - W等接口以及更低速率的以太网接口；还可同步SONET/SDH和PDH接口，以及IEEE 1588时间戳单元（TSU）。 内部系统APLL必须由频率在25MHz至54MHz之间的低相位噪声参考时钟供电。系统APLL的输出用于器件中所有分数输出分频器（FOD）的时钟合成。系统APLL参考时钟可来自连接到OSCI引脚的外部晶体振荡器，或来自使用连接在OSCI和OSCO引脚之间晶体的内部振荡器。 系统DPLL生成内部系统时钟，供器件中的参考监视器和其他数字电路使用。如果提供给系统APLL的参考时钟满足预期应用的稳定性和精度要求，则系统DPLL可以自由运行，无需系统DPLL参考时钟。或者，系统DPLL可以锁定到满足预期应用稳定性和精度要求的外部参考时钟。系统DPLL可从XO_DPLL引脚或通过参考选择多路复用器接收参考时钟。 内部系统时钟的频率精度/稳定性决定了DPLL在自由运行模式和保持模式下的频率精度/稳定性；并影响DPLL在锁定和DCO模式下的漂移产生。当提供合适稳定且精确的系统时钟时，DPLL可满足频率精度要求。

• 四个独立的定时通道
• 每个通道可充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）
• DPLL数字环路滤波器（DLF）可编程，截止频率范围为17Hz至22kHz
• DPLL和DCO模式之间的切换无干扰且动态
• 通过分数输出分频器（FOD）生成与输入频率无关的输出频率
• 每个FOD支持1ps分辨率的输出相位调整
• 4个差分/8个LVCMOS输出
• 频率范围从0.5Hz至1GHz（LVCMOS为250MHz）
• 抖动低于150fs RMS（10kHz至20MHz）
• 支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式
• 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
• 独立输出电压为3.3V、2.5V或1.8V
• LVCMOS还支持1.5V或1.2V
• 每个输出的时钟相位可按1ns至2ns的步长单独编程，总范围为±180°
• 2个差分/4个单端时钟输入
• 支持频率范围从1kHz至1GHz
• 任何输入均可映射到任何或所有定时通道
• 冗余输入频率相互独立
• 任何输入均可指定为EPPS（偶数每秒脉冲）、1PPS（每秒脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz的外部帧/同步脉冲，并与可选参考时钟输入相关联
• 每个输入可编程相位偏移，最大可达±1.638μs，步长为1ps
• 参考监视器根据信号丢失（LOS）、活动、频率监测和/或LOS输入引脚来判定参考时钟是否合格
• 信号丢失（LOS）输入引脚（通过GPIO）可分配给任何输入时钟参考
• 自动参考选择状态机根据参考监视器、优先级表、恢复/非恢复以及其他可编程设置为每个DPLL选择活动参考时钟
• 系统APLL可使用基模晶体：25MHz至54MHz，或使用晶体振荡器
• 系统DPLL可接受工作频率实际上在1MHz至150MHz之间的XO、TCXO或OCXO
• DPLL可配置为DCO，以合成精确时间协议（PTP）/IEEE 1588时钟
• DCO生成基于PTP的时钟，频率分辨率小于1.11 × 10 - 16
• DPLL相位检测器可用作精度低于1ps的时间数字转换器（TDC）
• 支持1MHz I²C或50MHz SPI串行处理器端口
• 复位后可通过以下方式自动配置：
• 内部客户可定义的一次性可编程存储器，最多有16种不同配置
• 通过单独的I²C主端口连接标准外部I²C EPROM
• 1149.1 JTAG边界扫描
• 7×7 mm 48 - VFQFPN封装

• 核心和接入IP交换机/路由器
• 同步以太网设备
• 符合ITU - T G.8273.2的电信边界时钟（T - BC）和电信时间从时钟（T - TSC）
• 10Gb、40Gb和100Gb以太网接口
• 中心局定时源和分配
• 4.5G和5G网络设备的无线基础设施