商品参数
| 属性 | 参数值 | |
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| 商品目录 | 其他模块 | |
| 类型 | 时序 |
| 属性 | 参数值 | |
|---|---|---|
| 功能特性 | - |
商品概述
AD9542的10个时钟输出可与多达四个输入参考信号中的任意一个同步。数字锁相环（DPLL）可减少与外部参考信号相关的时序抖动。即使所有参考输入信号失效，数字控制环路和保持电路也能持续生成低抖动输出信号。AD9542采用48引脚LFCSP（7mm×7mm）封装，工作温度范围为 -40°C至 +85°C。请注意，在本数据手册中，多功能引脚（如SDO/M5）可通过整个引脚名称或引脚的单一功能来引用，例如，当仅涉及该功能时可使用M5。
商品特性
- 双DPLL可同步2kHz至750MHz物理层时钟，提供频率转换并对噪声参考信号进行抖动清理
- 符合ITU - T G.8262和Telcordia GR - 253标准
- 支持Telcordia GR - 1244、ITU - T G.812、G.813、G.823、G.824和G.825标准
- 连续频率监测和参考验证，可检测低至50ppb的频率偏差
- 两个DPLL均具有24位分数分频器和24位可编程模数
- 可编程数字环路滤波器带宽：10⁻⁴Hz至1850Hz
- 自动和手动保持及参考切换，提供零延迟、无中断或相位建立操作
- 可编程基于优先级的参考切换，支持手动、自动恢复和自动非恢复模式
- 5对时钟输出引脚，每对可作为差分LVDS/HCSL/CML或2个单端输出（1Hz至500MHz）
- 2个差分或4个单端输入参考信号
- 交叉点多路复用器将参考输入连接到PLL
- 支持嵌入式（调制）输入/输出时钟信号，快速DPLL锁定模式
- 具备将晶体谐振器或晶体振荡器的低相位噪声与TCXO或OCXO的频率稳定性和精度相结合的内部能力
- 支持外部EEPROM进行自主初始化
- 单1.8V电源供电，内部稳压
- 内置温度监测/报警和温度补偿功能，以增强零延迟性能
应用领域
- SyncE抖动清理和同步
- 光传输网络（OTN）、SDH以及宏基站和小基站
- 带抖动清理的OTN映射/解映射
- 小基站时钟，包括基带和射频
- Stratum 2、Stratum 3e和Stratum 3保持、抖动清理和相位瞬态控制