98ULPA877AKLF
98ULPA877AKLF
- 品牌名称
- RENESAS(瑞萨)/IDT
- 商品型号
- 98ULPA877AKLF
- 商品编号
- C1540728
- 商品封装
- VFQFPN-40(6x6)
- 包装方式
- 托盘
- 商品毛重
- 0.001克(g)
商品参数
参数完善中
商品概述
低偏斜、低抖动PLL时钟驱动器1到10差分时钟分配（SSTL_18）输入到输出同步反馈引脚支持扩频输入当输入信号处于某个逻辑状态时自动进入省电模式
PLL时钟缓冲器ICS98ULPA877A设计用于VDDQ为1.8V，AVDD为1.8V的差分数据输入和输出电平。封装选项包括塑料52球VFBGA和40引脚MLF。
ICS98ULPA877A是一种零延迟缓冲器，它将一个差分时钟输入对（CLK_INT, CLK_INC）分配给十个差分时钟输出对（CLKT[0:9], CLKC[0:9]）以及一对差分反馈时钟输出（FB_OUTT, FBOUTC）。时钟输出由输入时钟（CLK_INT, CLK_INC）、反馈时钟（FB_INT, FB_INC）、LVCMOS编程引脚（OE, OS）和模拟电源输入（AVDD）控制。当OE为低时，除了FB_OUTT/FB_OUTC外的所有输出被禁用，而内部PLL继续维持其锁定频率。OS（输出选择）是一个必须连接到GND或VDDQ的编程引脚。当OS为高时，OE如上所述工作。当OS为低时，OE对CLKT7/CLKC7没有影响（它们与FB_OUTT/FB_OUTC一样自由运行）。当AVDD接地时，为了测试目的，PLL关闭并旁路。
当两个时钟信号（CLK_INT, CLK_INC）均为逻辑低电平时，设备将进入低功耗模式。在差分输入上的独立于输入缓冲区的输入逻辑检测电路会检测到逻辑低电平，并执行一个所有输出、反馈和PLL都关闭的低功耗状态。当输入从两者都是逻辑低电平变为差分信号时，PLL将重新开启，输入和输出将被启用，并且PLL将在指定的稳定时间tSTAB内，在反馈时钟对（FB_INT, FB_INC）和输入时钟对（CLK_INT, CLK_INC）之间获得相位锁定。
ICS98ULPA877A中的PLL使用输入时钟（CLK_INT, CLK_INC）和反馈时钟（FB_INT, FB_INC），提供高性能、低偏斜、低抖动的输出差分时钟（CLKT[0:9], CLKC[0:9]）。ICS98ULPA877A还能跟踪扩频时钟（SSC），以减少电磁干扰（EMI）。
ICS98ULPA877A适用于商业温度范围0℃至70℃和工业温度范围-40℃至+85℃。
应用领域
- DDR2 内存模块
- 零延迟板扇出