CDCVF855PWG4

CDCVF855是一款高性能、低偏斜、低抖动、零延迟缓冲器，可将差分时钟输入对（CLK、CLK）分配至4个差分时钟输出对（Y[0:3]、Y[0:3]）和一个差分反馈时钟输出对（FBOUT、FBOUT）。时钟输出由时钟输入（CLK、CLK）、反馈时钟（FBIN、FBIN）和模拟电源输入（AVDD）控制。当PWRDWN为高电平时，输出与CLK在相位和频率上同步切换。当PWRDWN为低电平时，所有输出被禁用，进入高阻态（三态），且PLL关闭（低功耗模式）。当输入频率低于建议检测频率（低于20 MHz，典型值为10 MHz）时，器件也会进入此低功耗模式。输入频率检测电路可检测低频状态，在施加>20 MHz的输入信号后，该检测电路会开启PLL并使能输出。 当AVDD接地时，出于测试目的，PLL会关闭并被旁路。CDCVF855还能够跟踪扩频时钟，以降低电磁干扰。 由于CDCVF855基于PLL电路，因此需要一段稳定时间来实现PLL的锁相。上电后需要这段稳定时间。CDCVF855适用于商业和工业温度范围。

• 支持扩频时钟
• 工作频率：60 MHz至220 MHz
• 低抖动（周期对周期）：±60 ps（200 MHz时为±40 ps）
• 低静态相位偏移：±50 ps
• 低抖动（周期）：±60 ps（200 MHz时为±30 ps）
• 1对4差分时钟分配（SSTL2）
• V0x = V0D/2 ± 0.1 V时性能最佳
• 采用双2.6 V或2.5 V电源供电
• 提供28引脚TSSOP封装
• 静态电流消耗<100 μA
• 外部反馈引脚（FBIN、FBIN）用于使输出与输入时钟同步
• 符合/超过DDRI - 200/266/333规范的JEDEC标准（JESD82 - 1）
• 符合/超过拟议的DDRI - 400规范（JESD82 - 1A）
• 无CLK输入信号或PWRDWN为低电平时进入低功耗模式

• DDR内存模块（DDR400/333/266/200）
• 零延迟扇出缓冲器