NDQ48PFQ-8XET TR

DDR4 SDRAM是一种高速动态随机存取存储器，内部由16个存储体组成（4个存储体组，每组4个存储体）。DDR4 SDRAM采用8n预取架构以实现高速运行。8n预取架构与一个接口相结合，该接口设计为在I/O引脚每个时钟周期传输两个数据字。DDR4 SDRAM的单次读写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行八次相应的n位宽、半个时钟周期的数据传输。

对DDR4 SDRAM的读写操作是突发式的，从选定位置开始，并按照编程序列持续进行8个突发长度或4个“截断”突发长度的操作。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体组和行（BG0选择存储体组；BA0 - BA1选择存储体；A0 - A14选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“动态”选择BC4或BL8模式（通过A12）。

在正常操作之前，DDR4 SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。

• 符合JEDEC标准
• 快速时钟速率：1200/1333MHz
• 电源：
  • VDD和VDDQ = +1.2V ± 0.06V
  • VPP = +2.5V - 0.125V / +0.25V
• 工作温度范围：
  • 扩展测试（ET）：TC = 0 ~ 95°C
  • 工业温度（IT）：TC = -40 ~ 95°C
  • 汽车级（AT）：TC = -40 ~ 105°C
• 支持JEDEC时钟抖动规范
• 双向差分数据选通，DQS和DQS#
• 差分时钟，CK和CK#
• 16个内部存储体：4组，每组4个存储体
• 按存储体组分离的I/O门控结构
• 8n位预取架构
• 预充电和主动掉电
• 自动刷新和自刷新
• 低功耗自动自刷新（LPASR）
• 自刷新中止
• 精细粒度刷新
• 写电平校准
• 通过MPR进行DQ训练
• 支持1tCK和2tCK模式的可编程前导码
• 命令/地址（CA）奇偶校验
• 数据总线写循环冗余校验（CRC）
• 内部VREFDQ训练
• 读前导码训练
• 控制降速模式
• 每个DRAM可寻址性（P）
• 输出驱动器阻抗控制
• 动态片上终端（ODT）
• 输入数据掩码（DM）和数据总线反相（DBI）
• ZQ校准
• 命令/地址延迟（CAL）
• 最大节能模式（MPSM）
• 异步复位
• DLL启用/禁用
• 突发长度（BL8/BC4/BC4或动态选择8）
• 突发类型：顺序/交错
• CAS延迟（CL）
• CAS写延迟（CWL）
• 附加延迟（AL）：0，CL - 1，CL - 2
• 平均刷新周期：
  • 8192周期/64ms（在 - 40°C ≤ TC ≤ +85°C时为7.8us）
  • 8192周期/32ms（在 +85°C ≤ Tc ≤ +95°C时为3.9us）
  • 8192周期/16ms（在 +95°C ≤ TC ≤ +105°C时为1.95us）
• 数据接口：伪开漏（POD）
• 符合RoHS标准
• 硬封装后修复（hPPR）
• 软封装后修复（sPPR）
• 78球7.5×10.6×1.2mm FBGA封装
• 无铅和无卤