CY7C1614KV18-250BZC

CY7C1610KV18、CY7C1625KV18、CY7C1612KV18和CY7C1614KV18是1.8V同步流水线SRAM，配备QDR-II架构。QDR-II架构由两个独立的端口组成，用于访问存储器阵列。读取端口具有专用数据输出以支持读取操作，写入端口具有专用数据输入以支持写入操作。QDR-II架构具有独立的数据输入和数据输出，完全消除了常见IO设备中存在的总线转向需求。每个端口通过公共地址总线访问。读取地址在K时钟的上升沿锁存，写入地址在K时钟的上升沿锁存。QDR-II读取和写入端口的访问完全相互独立。为了最大化数据吞吐量，读取和写入端口都配备了DDR接口。每个地址位置与两个8位字（CY7C1610KV18）、9位字（CY7C1625KV18）、18位字（CY7C1612KV18）或36位字（CY7C1614KV18）相关联，这些字顺序突发进入或离开设备。由于数据在输入时钟（K和K以及C和C）的每个上升沿传输进出设备，存储器带宽最大化，同时通过消除总线转向简化了系统设计。每个端口的端口选择使能深度扩展。端口选择允许每个端口独立操作。所有同步输入通过由K或K输入时钟控制的输入寄存器。所有数据输出通过由C或C（或在单时钟域中的K或K）输入时钟控制的输出寄存器。写入通过片上同步自定时写入电路进行。

• 独立的读写数据端口
• 支持并发事务
• 333 MHz时钟，用于高带宽
• 所有访问上的2字突发
• 读写端口上的双数据速率（DDR）接口（数据以666 MHz传输，时钟为333 MHz）
• 两个输入时钟（K和K），用于精确的DDR定时
• SRAM仅使用上升沿
• 两个输出数据输入时钟（C和C），以最小化时钟偏斜和飞行时间不匹配
• 回波时钟（CQ和CQ），简化高速系统中的数据捕获
• 单一多路复用地址输入总线，锁存读写端口的地址输入
• 独立的端口选择，用于深度扩展
• 同步内部自定时写入
• 当DOFF置高时，QDR-II以1.5周期读取延迟运行
• 当DOFF置低时，操作类似于具有1周期读取延迟的QDR I设备
• 提供×8、x9、x18和x36配置
• 完全数据一致性，提供最新数据
• 核心VDD = 1.8V（±0.1V）；IO VDDQ = 1.4V至VDD
• 提供165球FBGA封装（15 × 17 × 1.4 mm）
• 提供无铅和非无铅封装
• 可变驱动HSTL输出缓冲器
• JTAG 1149.1兼容测试访问端口
• 锁相环（PLL），用于精确数据放置