MT57V1MH18AF-6

该DDR同步SRAM采用高速、低功耗CMOS设计，使用先进的6T CMOS工艺。DDR SRAM集成了18Mb SRAM核心，具有先进的同步外围电路和2位突发计数器。所有同步输入通过由输入时钟对（K和K#）控制的寄存器，并在K和K#的上升沿锁存。同步输入包括所有地址、所有数据输入、低有效负载（LD#）和读/写（R/W#）。写数据在K和K#的上升沿注册。读数据在C和C#的上升沿驱动（如果提供），或者如果C和C#未提供，则在K和K#的上升沿驱动。异步输入包括阻抗匹配（ZQ）。同步数据输出（Q）与两个回波时钟（CQ和CQ#）紧密匹配，这些时钟可用作数据接收时钟。还提供输出数据时钟（C和C#）以实现最大系统时钟和数据同步灵活性。包含额外的写寄存器以增强流水线写周期并减少读到写转换时间。写周期是自定时的。该器件不使用内部锁相环，因此可以置于停止时钟状态以最小化功耗，无需长时间重启。四个球用于实现JTAG测试功能：测试模式选择（TMS）、测试数据输入（TDI）、测试时钟（TCK）和测试数据输出（TDO）。JTAG电路用于串行移位数据到和从SRAM。JTAG输入使用JEDEC标准2.5V I/O电平在此测试操作模式下移位数据。该器件可通过提供适当的参考电压（VREF）用于HSTL系统。该器件非常适合需要通过数据双倍模式操作实现快速数据传输的应用。该器件也适合需要流水线CMOS SRAM的成本效益和Late Write SRAM的减少读到写转换时间的应用。SRAM工作在2.5V电源，所有输入和输出与HSTL兼容。该器件非常适合缓存、网络、电信、DSP以及其他受益于非常宽、高速数据总线的应用。

• 快速周期时间
• 流水线、双数据率操作
• 单一2.5V ±0.1V电源（VDD）
• 独立的隔离输出缓冲器电源（VDDQ）
• JEDEC标准1.5V至1.8V（±0.1V）HSTL I/O
• 用户可选择的触发点与VREF
• HSTL可编程阻抗输出与可选双数据时钟同步
• 可选用的回波时钟（CQ和CQ#）用于灵活的数据接收同步
• JTAG边界扫描
• 全静态设计，用于降低功耗待机
• 时钟停止能力
• 公共数据输入和数据输出
• 低控制球数
• 内部自定时、注册的LATE WRITE周期
• 线性突发顺序与四拍突发计数器
• 13mm × 15mm，1mm间距，11 × 15网格FBGA封装
• 完全数据一致性，提供最新数据

• 缓存
• 网络
• 电信
• DSP