72V281L15TFGI8

IDT72V281/72V291是极深、高速的CMOS先进先出（FIFO）存储器，具有时钟控制的读写功能。这些FIFO相较于之前的SuperSync FIFO有诸多改进，包括：取消了一个时钟输入相对于另一个时钟输入的频率限制，移除了频率选择引脚（FS），因此无需选择两个时钟输入（RCLK或WCLK）哪个运行频率更高；重传操作所需的周期现在固定且较短；从第一个字写入空FIFO到可以读取的时间，即首字数据延迟周期，现在固定且较短（之前SuperSync设备上与延迟周期相关的可变时钟周期计数延迟在这个SuperSync系列中已消除）。SuperSync FIFO特别适用于网络、视频、电信、数据通信和其他需要缓冲大量数据的应用。输入端口由写时钟（WCLK）输入和写使能（WEN）输入控制，当WEN有效时，数据在WCLK的每个上升沿写入FIFO。输出端口由读时钟（RCLK）输入和读使能（REN）输入控制，当REN有效时，数据在RCLK的每个上升沿从FIFO中读出。提供输出使能（OE）输入用于输出的三态控制。RCLK和WCLK信号的频率可以在0到fMAX之间完全独立变化，一个时钟输入相对于另一个时钟输入的频率没有限制。这些设备有两种可能的定时操作模式：IDT标准模式和首字直通（FWFT）模式。在IDT标准模式下，写入空FIFO的第一个字除非执行特定的读操作，否则不会出现在数据输出线上。读操作（包括激活REN并使RCLK上升沿有效）会将字从内部存储器移到数据输出线上。在FWFT模式下，写入空FIFO的第一个字在RCLK信号经过三次转换后直接时钟到数据输出线上。访问第一个字不需要使REN（上划线）有效，但后续写入FIFO的字需要REN（上划线）为低电平才能访问。主复位期间FWFT/SI输入的状态决定使用的定时模式。对于需要比单个FIFO提供更大数据存储容量的应用，FWFT定时模式允许通过串联FIFO进行深度扩展（即一个FIFO的数据输出连接到下一个FIFO的相应数据输入），无需外部逻辑。这些FIFO有五个标志引脚，EF（上划线）/OR（上划线）（空标志或输出就绪）、FF（上划线）/IR（上划线）（满标志或输入就绪）、HF（上划线）（半满标志）、PAE（可编程几乎空标志）和PAF（上划线）（可编程几乎满标志）。在IDT标准模式下选择EF（上划线）和FF（上划线）功能，在FWFT模式下选择IR和OR功能。HF（上划线）、PAE和PAF无论定时模式如何都始终可用。PAE（上划线）和PAF（上划线）可以独立编程，在存储器的任何点切换。可编程偏移量决定标志切换阈值，可以通过并行或串行两种方法加载。还提供了两个默认偏移设置，因此PAE（上划线）可以设置为在距空边界127或1023个位置处切换，PAF（上划线）阈值可以设置在距满边界127或1023个位置处。这些选择在主复位期间通过LD引脚进行。对于串行编程，SEN（上划线）与LD（上划线）在WCLK的每个上升沿一起用于通过串行输入（SI）加载偏移寄存器。对于并行编程，WEN（上划线）与LD（上划线）一起...

• 可在以下存储组织中选择：IDT72V281（65,536 x 9）、IDT72V291（131,072 x 9）
• 与IDT72V261/72V271 SuperSync FIFO引脚兼容
• 10ns读写周期时间（6.5ns访问时间）
• 固定、低首字数据延迟时间
• 自动掉电功能可将待机功耗降至最低
• 主复位可清除整个FIFO
• 部分复位可清除数据，但保留可编程设置
• 重传操作具有固定、低首字数据延迟时间
• 空、满和半满标志指示FIFO状态
• 可编程几乎空和几乎满标志，每个标志可默认设置为两个预选偏移之一
• 可通过串行或并行方式编程部分标志
• 可选择IDT标准定时（使用EF和FF标志）或首字直通定时（使用OR和IR标志）
• 输出使能可使数据输出进入高阻抗状态
• 易于进行深度和宽度扩展
• 独立的读写时钟（允许同时读写）
• 提供64引脚薄型四方扁平封装（TQFP）和64引脚超薄四方扁平封装（STQFP）
• 采用高性能亚微米CMOS技术
• 提供工业温度范围（-40°C至 + 85°C）
• 提供环保产品，详见订购信息

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