- 引脚图
- 焊盘图
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71V65603ZS133PF
71V65603ZS133PF
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- 品牌名称
- RENESAS(瑞萨)/IDT
- 商品型号
- 71V65603ZS133PF
- 商品编号
- C6100754
- 商品封装
- TQFP-100(14x14)
- 包装方式
- 编带
- 商品毛重
- 1克(g)
商品参数
| 属性 | 参数值 | |
|---|---|---|
| 商品目录 | 静态随机存取存储器(SRAM) |
| 属性 | 参数值 | |
|---|---|---|
| 功能特性 | 自动掉电功能 |
商品概述
IDT71V65603/5803是3.3V高速9,437,184位（9兆位）同步SRAM。它们旨在消除在读和写之间或写和读之间转换总线时的死总线周期。因此，它们被命名为ZBT，即零总线周转。地址和控制信号在一个时钟周期内应用于SRAM，两个周期后发生相关的数据周期，无论是读还是写。IDT71V65603/5803包含数据I/O、地址和控制信号寄存器。输出使能是的异步信号，可用于在任何给定时间禁用输出。时钟使能（CEN）引脚允许根据需要暂停IDT71V65603/5803的操作。当CEN为高时，所有同步输入被忽略，内部设备寄存器将保持其先前的值。有三个芯片使能引脚（CE1、CE2、CE2），允许用户在需要时取消选择设备。如果当ADV/LD为低时，这三个引脚中的任何一个未被断言，则无法启动新的存储器操作。但是，任何挂起的数据传输（读或写）将完成。数据总线将在芯片被取消选择或写启动后两个周期进入三态。IDT71V65603/5803具有片上突发计数器。在突发模式下，IDT71V65603/5803可以为呈现给SRAM的单个地址提供四个数据周期。突发序列的顺序由LBO输入引脚定义。LBO引脚在线性和交错突发序列之间选择。ADV/LD信号用于加载新的外部地址（ADV/LD = 低）或递增内部突发计数器（ADV/LD = 高）。IDT71V65603/5803 SRAM采用高性能CMOS工艺，并封装在JEDEC标准14mm x 20mm 100引脚薄型塑料四方扁平封装（TQFP）以及119球栅阵列（BGA）和165细间距球栅阵列（fBGA）中。
商品特性
- 256K x 36、512K x 18内存配置
- 支持高性能系统速度 - 150MHz（3.8ns时钟到数据访问时间）
- ZBT特性 - 在写和读周期之间无死周期
- 内部同步输出缓冲使能，无需控制OE
- 单R/W（读写）控制引脚
- 正时钟边沿触发的地址、数据和控制信号寄存器，适用于全流水线应用
- 4字突发能力（交错或线性）
- 独立字节写控制（BW1至BW4）（可绑定为有效）
- 三个芯片使能，用于简单深度扩展
- 3.3V电源（±5%）
- 3.3V I/O电源（VDDQ）
- 通过ZZ输入控制掉电
- 封装在JEDEC标准100引脚塑料薄型四方扁平封装（TQFP）、119球栅阵列（BGA）和165细间距球栅阵列（fBGA）中