SY89873LMG

这款3.3V低偏斜、低抖动的精密LVDS输出时钟分频器可接受任何高速差分时钟输入（交流或直流耦合），如CML、LVPECL、HSTL或LVDS，并使用可编程分频比降低频率，以创建输入时钟的锁频、低速版本。SY89873L包含两个输出组。A组是输入时钟的精确副本（直通），其传播延迟与分频输出组B组相匹配。可用的分频比为2、4、8和16。在典型的622MHz时钟系统中，这将提供311MHz、155MHz、77MHz或38MHz的辅助时钟分量。 差分输入缓冲器具有独特的内部端接设计，允许通过VT引脚访问端接网络。此特性使该器件能够轻松与所有交流或直流耦合的差分逻辑标准接口。包含一个VREF - AC参考电压，用于交流耦合应用。 /RESET输入异步复位分频器输出（B组）。在直通功能（A组）中，/RESET在IN的下一个下降沿（/N的上升沿）同步使能或禁用输出。

• 保证交流性能
• 输出翻转频率fMAX > 2.06Hz
• 输入频率FMAX > 3.0GHz
• 传输延迟tPD < 800ps（两组之间的匹配延迟）
• 器件内偏斜 < 15ps
• 上升/下降时间 < 190ps
• 低抖动设计
• 周期对周期抖动 < 1psRMS
• 独特的输入端接和VT引脚，适用于直流和交流耦合输入：任何差分输入（LVPECL、LVDS、CML、HSTL）
• 精密差分LVDS输出
• 匹配延迟：所有输出具有匹配延迟，与分频设置无关
• 选择和复位/禁用采用TTL/CMOS输入
• 两个LVDS输出组（匹配延迟）
• A组：输入时钟的缓冲副本（不分频）
• B组：分频输出（÷2、÷4、÷8、÷16），两个副本
• 3.3V电源供电
• 宽工作温度范围：-40℃至+85℃
• 采用16引脚（3mm×3mm）QFN封装

• SONET/SDH线卡
• 转发器
• 高端多处理器服务器