GS880Z18CGT-333I

GS880Z18/32/36CT是一款9Mbit同步静态SRAM。GSI的NBT SRAM与ZBT、NtRAM、NoBL或其他流水线式读取/双延迟写入或直通式读取/单延迟写入SRAM类似，通过消除设备从读取周期切换到写入周期时插入取消选择周期的需求，实现了对所有可用总线带宽的利用。由于它是同步设备，地址、数据输入和读写控制输入在输入时钟的上升沿被捕获。突发顺序控制（LBO）必须连接到电源轨以确保正常运行。异步输入包括睡眠模式使能（ZZ）和输出使能。输出使能可用于覆盖输出驱动器的同步控制，并随时关闭RAM的输出驱动器。写入周期在内部是自定时的，由时钟输入的上升沿启动。此功能消除了异步SRAM所需的复杂片外写入脉冲生成，并简化了输入信号时序。GS880Z18/32/36CT可由用户配置为流水线模式或直通模式。作为流水线同步设备运行时，除了捕获输入信号的上升沿触发寄存器外，该设备还包含一个上升沿触发的输出寄存器。对于读取周期，流水线SRAM输出数据在访问周期期间由边沿触发的输出寄存器临时存储，然后在时钟的下一个上升沿释放到输出驱动器。GS880Z18/32/36CT采用GSI的高性能CMOS技术实现，并采用JEDEC标准的100引脚TQFP封装。

• NBT（无总线转向）功能允许零等待读写读总线利用率；引脚兼容于流水线和流通NtRAM、NoBL和ZBT SRAM。
• 2.5 V 或 3.3 V +10%/-10% 核心电源供应。
• 2.5 V 或 3.3 V I/O 电源供应。
• 用户可配置的流水线和流通模式。
• LBO引脚用于线性或交错突发模式。
• 引脚兼容于2M、4M和18M器件。
• 字节写操作（9位字节）。
• 3个芯片使能信号，便于深度扩展。
• ZZ引脚用于自动掉电。
• JEDEC标准100引脚TQFP封装。
• 符合RoHS的100引脚TQFP封装可用。