MPC860DEVR50D4

MPC860 PowerQUICC是一款多功能单芯片集成微处理器与外设组合，采用Power Architecture技术，面向各类控制器应用，尤其适合通信网络领域。该产品集成实现Power Architecture技术的32位核心，整合了增强型RISC通信处理器模块，对存储器控制器进行了升级，可支持各类存储设备。

• 内置32位单发射核心，集成32个32位通用寄存器，核心支持带条件预取的分支预测，无需条件执行
• 可选4KB或8KB数据缓存，可选4KB或16KB指令缓存；不同规格缓存对应不同组相联设计，128位缓存块层面保持缓存一致性，缓存采用物理寻址，支持最近最少使用替换算法，可按缓存块锁定
• 内置内存管理单元，包含32项全相联指令、数据转换检测缓冲器，支持4KB、16KB、512KB、8MB多种页面尺寸，支持16个虚拟地址空间和16个保护组，支持高级片上仿真调试模式
• 最高支持32位数据总线，支持8位、16位、32位动态总线尺寸调整，拥有32根地址线，最高运行频率可达80MHz
• 内置8存储体存储器控制器，包含完整动态RAM控制器，每个存储体可作为片选或行地址选通支持一个DRAM存储体，每个存储体最高可配置15个等待状态，可无粘连连接DRAM、SIMM、SRAM、EPROM、Flash EPROM等各类存储器件，支持大多数尺寸和速度的存储接口，拥有4条列地址选通线、4条写使能线、1条输出使能线，复位时可用引导片选，支持32KB至256MB的可变块尺寸，可选择写保护，内置片上总线仲裁逻辑
• 通用定时器可配置为四个16位定时器或两个32位定时器，门控模式可启用/禁用计数，参考匹配和事件捕获中断可屏蔽
• 系统集成单元集成总线监视器、软件看门狗、周期中断定时器、低功耗停止模式、时钟合成器、递减器、时基、实时时钟、复位控制器、IEEE 1149.1标准测试访问端口
• 中断系统包含7个外部中断请求线，12个带中断能力的端口引脚，23个内部中断源，支持通道间可编程优先级，支持可编程最高优先级请求
• 支持10/100Mbps以太网，符合IEEE 802.3u标准
• 符合ATM论坛UNI 4.0规范的ATM支持，50MHz系统时钟下信元处理速率可达50~70Mbps，支持信元多路复用/解复用，按虚电路支持AAL5和AAL0协议，AAL0支持运行管理维护和其他协议的软件实现，ATM速率控制调度器可直接支持恒定比特率和未指定比特率，提供控制机制支持可用比特率的软件实现
• 支持I2C通道，集成PCMCIA插槽控制器，最多支持两个插槽，集成实时时钟
• 物理接口支持UTOPIA和字节对齐串行接口，UTOPIA模式ATM支持1级主设备信元级握手，最多支持4个物理层设备，可连接25Mbps、51Mbps或155Mbps成帧器，支持UTOPIA与系统时钟比为1/2或1/3

• 各类控制器应用
• 通信与网络系统