HYD8G16V4DA-B9A

DDR4 SDRAM是一种高速动态随机存取存储器。对于x8的DRAM，其内部配置为16个存储体，分为4个存储体组，每个存储体组包含4个存储体；对于x16的DRAM，内部配置为8个存储体，分为2个存储体组，每个存储体组包含4个存储体。DDR4 SDRAM采用8n预取架构以实现高速操作，该架构与一个接口相结合，旨在在I/O引脚上每个时钟周期传输两个数据字。DDR4 SDRAM的单次读写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚上进行八次相应的n位宽、半个时钟周期的数据传输。

对DDR4 SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列持续进行长度为8的突发操作或长度为4的“截断”突发操作。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体组和行（x8中BG0 - BG1、x16中BG0选择存储体组；BA0 - BA1选择存储体；A0 - A15选择行；更多详细信息请参考寻址部分）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“动态”选择BC4或BL8模式（通过A12）。

在正常操作之前，DDR4 SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。

对于上电和复位初始化，为防止DRAM运行不正常，定义了以下模式寄存器（MR）设置的默认值。上电和初始化需要以下步骤（步骤1 - 15）：建议将RESET和TEN保持在0.2 × VDD以下；所有其他输入可以是未定义的。在稳定供电的情况下，RESET需要在至少200μs内保持在0.2 × VDD以下，TEN需要在至少700μs内保持在0.2 × VDD以下。在RESET被释放之前的任何时间，CKE被拉低（最小时间10ns）。电源电压从300mV到VDD最小值的上升时间不得超过200ms，并且在上升期间，VDD ≥ VDDQ且(VDD - VDDQ) < 0.3V。VPP必须与VDD同时或更早上升，并且VPP必须始终等于或高于VDD。

• 数据完整性：
  • 通过DRAM内置温度传感器实现自动自刷新（ASR）
  • 自动刷新和自刷新模式
• DRAM访问带宽：
  • 按存储体组划分的独立I/O门控结构
  • 自刷新中止
  • 精细粒度刷新
• 信号同步：
  • 通过MR设置1进行写电平校准
  • 通过MP - R进行读电平校准
• 可靠性与错误处理：
  • 命令/地址奇偶校验
  • 数据总线写循环冗余校验（CRC）
  • 多用途寄存器（MPR）读出
  • 边界扫描（X16）
  • 封装后修复
• 信号完整性：
  • 内部VREFDQ训练
  • 读前导码训练
  • 降速模式
  • 每个DRAM可寻址性
  • 可配置的驱动强度（DS）以实现系统兼容性
  • 可配置的片上端接（ODT）
  • 数据总线反相（DBI）
  • 通过外部ZQ焊盘（240 Ω ± 1%）进行ZQ校准以确保DS/ODT阻抗精度
• 节能与效率：
  • 带VDDQ端接的电源轨断开（POD）
  • 命令/地址延迟（CAL）
  • 最大节能
  • 低功耗自动自刷新（LPASR）
• 可编程功能：
  • 输出驱动器阻抗（34/48）
  • 列地址选通（CAS）写延迟（9/10/11/12/14/16/18/20）
  • 附加延迟（0/CL - 1/CL - 2）
  • 片选（CS）到命令地址延迟（3/4/5/6/8）
  • 命令地址奇偶校验延迟（4/5/6）
  • 写恢复时间（10/12/14/16/18/20/24）
  • 突发类型（顺序/交错）
  • RTT PARK（34/40/48/60/80/120/240）
  • RTT_NOM（34/40/48/60/80/120/240）
  • RTT_WR（80/120/240）
  • 读前导码（1T/2T）
  • 写前导码（1T/2T）
  • 突发长度（BL8/BC4/BC4或动态选择8）
  • LPASR（手动：正常/降低/扩展，自动：温度传感器（TS））
• 选项：
  • 速度等级（CL - TRCD - TRP）2：
    • 2666 Mbps / 19 - 19 - 19
    • 3200 Mbps / 22 - 22 - 22
  • 温度范围（Tc）5：
    • 商业级：0℃~95℃
  • VDD/VDDQ/VPP：
    • 1.2V / 1.2V / 2.5V
  • 封装信息：
    • 无铅，符合RoHS标准且无卤