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高速CMOS逻辑数字锁相环

数字设计避免了模拟补偿误差 易于级联以实现更高阶环路 有用频率范围 - K时钟 . . . . . . 直流至55MHz（典型）- I/D时钟 . . 直流至35MHz（典型） 动态可变带宽 可实现非常窄的带宽 上电复位 输出能力 - 标准. . . . . 异或PDOUT, ECPDOUT - 总线驱动器. . . . . . I/DOUT 扇出（全温度范围内）- 标准输出. . . . . . 10 LSTTL负载 - 总线驱动器输出. . . . . . 15 LSTTL负载 平衡的传播延迟和转换时间 与LSTTL逻辑IC相比显著降低功耗 ’HC297类型 - 工作电压. . . . 2至6V - 高噪声抗扰度N_||L=30%，N_IH=30%的V_CC在5V CD74HCT297类型 - 工作电压. . . . 4.5至5.5V - 直接LSTTL输入逻辑兼容 ∀||L=0.8V（最大），∀||H=2V（最小）- CMOS输入兼容 ||<=1A 在 ∀oL,∀oH

’HC297 和 CD74HCT297 是高速硅栅CMOS器件，与低功率肖特基TTL (LSTTL) 引脚兼容。这些器件旨在为高精度、数字锁相环应用提供简单且经济有效的解决方案。它们包含了除除法计数器外的所有必要电路，用于构建一阶锁相环。

为了最大程度的灵活性，提供了异或(XORPD)相位检测器和边沿控制相位检测器(ECPD)。为了获得最大的锁定范围，异或相位检测器的输入信号必须具有50%的占空比。

通过合理划分环路功能，并将许多构建模块置于封装外部，使得设计者能够轻松地引入纹波消除或将环路级联到更高阶的锁相环中。

根据K计数器功能表，可以对上下计数器的长度进行数字编程。当A、B、C和D都为低时，K计数器被禁用。当A为高且B、C和D为低时，K计数器只有三个阶段长，这会加宽带宽或捕获范围并缩短锁定时间。当A、B、C和D都被编程为高时，K计数器变为十七个阶段长，这会缩窄带宽或捕获范围并延长锁定时间。通过对A至D输入的操作实现实时控制环路带宽，可以最大化数字锁相环的整体性能。

’HC297 和 CD74HCT297 可以不使用模拟组件执行经典的的一阶锁相环功能。数字锁相环(DPLL)的精度不受V_CC和温度变化的影响，仅依赖于K时钟和环路传播延迟的精度。