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LPDDR4 - SDRAM是一种高速同步DRAM设备，内部配置有1个或2个通道。单通道由8个存储体组成，每通道密度从1Gb到16Gb。双通道由8个存储体组成，每通道密度从2Gb到32Gb。这些设备包含的位数如下： 单通道SDRAM设备包含的位数： 1Gb有1,073,741,824位 2Gb有2,147,483,648位 3Gb有3,221,225,472位 4Gb有4,294,967,296位 6Gb有6,442,450,944位 8Gb有8,589,934,592位 12Gb有12,884,901,888位 16Gb有17,179,869,184位 双通道SDRAM设备包含的位数： 2Gb有2,147,483,648位 4Gb有4,294,967,296位 6Gb有6,442,450,944位 8Gb有8,589,934,592位 12Gb有12,884,901,888位 16Gb有17,179,869,184位 24Gb有25,769,803,776位 32Gb有34,359,738,368位 LPDDR4设备在命令/地址（CA）总线上使用单数据速率架构的多周期，以减少系统中的输入引脚数量。6位CA总线包含命令、地址和存储体信息。每个命令使用两个时钟周期，在此期间，命令信息在相应时钟的上升沿传输。 这些设备还在DQ引脚上使用双数据速率架构以实现高速操作。双数据速率架构本质上是一种16n预取架构，其接口设计为在I/O引脚处每个时钟周期每个DQ传输两个数据位。对LPDDR4 SDRAM的单次读写访问实际上包括在内部DRAM核心进行的一次16n位宽、一个时钟周期的数据传输，以及在I/O引脚处进行的八次相应的n位宽、半个时钟周期的数据传输。 对LPDDR4 SDRAM的读写访问是突发式的；访问从选定位置开始，并按照编程的顺序在编程的位置数量上继续进行。访问从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址和BA位用于选择要访问的行和存储体。与读、写或掩码写命令同时注册的地址位用于选择存储体和突发访问的起始列位置。 在正常操作之前，必须对LPDDR4 SDRAM进行初始化。以下部分提供了有关设备初始化、寄存器定义、命令描述和设备操作的详细信息。

• VDD1 = 1.8V（1.7V到1.95V）
• VDD2 = 1.1V（1.06V到1.17V）
• VDD2、VDDCA和VDDQ = 1.1V（1.06到1.17）
• VSSQ端接DQ信号（DQ、DQS_t、DQS_c、DMI）
• 命令和地址采用单数据速率架构；
• 所有控制和地址在时钟上升沿锁存
• 数据总线采用双数据速率架构；
• 每个时钟周期进行两次数据访问
• 差分时钟输入（CK_t、CK_c）
• 双向差分数据选通（DQS_t、DQS_c）
• 源同步数据事务与双向差分数据选通（DQS_t、DQS_c）对齐
• DMI引脚支持写数据掩码和DBIdc功能
• 可编程RL（读延迟）和WL（写延迟）
• 突发长度：16（默认）、32和动态调整
• 动态调整模式由MRS启用
• 支持自动刷新和自刷新
• 支持所有存储体自动刷新和按存储体定向自动刷新
• 自动TCSR（温度补偿自刷新）
• 通过存储体掩码和段掩码实现PASR（部分阵列自刷新）
• 后台ZQ校准