74HC191D/AU118

74HC/HCT191是高速硅栅CMOS器件，引脚与低功耗肖特基TTL（LSTTL）兼容，符合JEDEC标准7A。它们是异步可预置的4位二进制增减计数器，包含四个主从触发器，带有内部选通和控制逻辑，可实现异步预置以及同步递增和递减计数操作。 异步并行加载功能允许将计数器预置为任意所需数字。当并行加载（PL（上划线））输入为低电平时，并行数据输入（D0至D3）上的信息将被加载到计数器中并出现在输出端。如功能表所示，此操作会覆盖计数功能。 计数使能（CE）输入为高电平时，计数被禁止。当CE为低电平时，内部状态变化由时钟输入的低到高转换同步启动。增减（U/D）输入信号根据功能表确定计数方向。时钟处于任一状态时，CE输入都可以变为低电平，但CE的低到高转换必须仅在时钟为高电平时发生。此外，U/D输入应仅在CE或CP为高电平时更改。 溢出/下溢指示由两种类型的输出提供，即终端计数（TC）和纹波时钟（RC）。TC输出通常为低电平，在递减计数模式下电路达到零或在递增计数模式下达到“15”时变为高电平。TC输出将保持高电平，直到状态发生变化（通过计数或预置），或者直到U（上划线）/D发生更改。不要将TC输出用作时钟信号，因为它会受到解码尖峰的影响。TC信号在内部用于使能RC输出。当TC为高电平且CE为低电平时，RC输出跟随时钟脉冲（CP）。此功能简化了多级计数器的设计。 在图5中，每个RC（上划线）输出用作下一级的时钟输入。由于CE（上划线）为高电平时会禁止RC（上划线）输出脉冲（如功能表所示），因此只需禁止第一级即可防止所有级计数。第一级和最后一级状态变化之间的时序偏差由时钟在前面各级传播时的累积延迟表示。在某些应用中，这种配置可能存在缺点。 图6展示了一种使所有级同时发生状态变化的方法。RC（上划线）输出以纹波方式传播进位/借位信号，所有时钟输入并行驱动。在此配置中，时钟低电平状态的持续时间必须足够长，以允许进位/借位信号的负边沿在时钟变为高电平之前传播到最后一级。由于任何封装的RC（上划线）输出在其CP输入变为高电平后不久就会变为高电平，因此对时钟高电平状态的持续时间没有此类限制。 在图7中，所示配置避免了纹波延迟及其相关限制。将前面所有级的TC信号组合起来，形成给定级的CE（上划线）输入。为了禁止计数，每个进位门中必须包含一个使能信号。给定级的TC输出不受其自身CE（上划线）信号的影响，因此图5和图6的简单禁止方案不适用。

• 同步可逆计数
• 异步并行加载
• 用于同步扩展的计数使能控制
• 单增减控制输入
• 输出能力：标准
• Icc类别：MSI