ISPGDX80VA-5T100

ispGDXVA架构提供了一系列快速、灵活的可编程器件，以满足各种系统级数字信号路由和接口需求，包括： • 多端口多处理器接口 • 宽数据和地址总线复用（例如16:1高速总线复用器） • 可编程控制信号路由（例如中断、DMA请求等） • 用于原型设计或可编程总线接口的板级PCB信号路由

这些器件的特点是操作速度快，输入到输出的信号延迟（Tpd）为3.0ns，时钟到输出的延迟为3.0ns。

这些器件的架构由一系列可编程I/O单元组成，这些单元通过全局路由池（GRP）相互连接。所有I/O引脚输入直接进入GRP，或者经过寄存器或锁存器处理，以便可以路由到所需的I/O输出。I/O引脚输入被定义为四组（A、B、C、D），它们可以访问每个I/O单元中的四个复用器输入。每个输出都有独立的、可编程的I/O三态控制（OE）、输出锁存时钟（CLK）、时钟使能（CLKEN）和两个复用器控制（MUX0和MUX1）输入。这些信号的极性可针对每个I/O单元进行编程。MUX0和MUX1输入控制一个快速的4:1复用器，允许为给定输出动态选择多达四个信号源。通过每个I/O的复用器扩展功能，可以实现更宽的16:1复用器，传播延迟增加2.0ns。OE、CLK、CLKEN以及MUX0和MUX1输入可以直接由选定的I/O引脚组驱动。可选的专用时钟输入引脚可实现最小的时钟到输出延迟。CLK和CLKEN共享同一组I/O引脚。当CLKEN = 0时，CLKEN禁用寄存器时钟。

通过系统内编程，可以定义I/O引脚与架构特性（锁存或寄存的输入或输出、输出使能控制等）之间的连接。为了专注于数据路径应用，ispGDXVA器件不包含可编程逻辑阵列。所有输入引脚都包含施密特触发器缓冲器，以提高抗噪能力。这些连接使用非易失性E2CMOS技术编程到器件中。非易失性技术意味着即使器件断电，器件配置也会被保存。

此外，对于1:1或1:n信号路由，没有引脚到引脚的路由限制。也就是说，任何配置为输入的I/O引脚都可以驱动一个或多个配置为输出的I/O引脚。

器件引脚还能够将输出设置为固定的高或低逻辑电平（跳线或DIP开关模式）。器件输出的灌电流为24mA，拉电流为12mA（在JEDEC LVTTL电平下），并且可以并联连接以获得更大的驱动能力。在ispGDXVA上，每个I/O引脚都可以单独编程为3.3V或2.5V输出电平，后续会详细描述。可编程输出摆率控制可以针对每个I/O引脚独立定义，以减少整体接地反弹和开关噪声。

所有I/O引脚都配备了符合IEEE1149.1标准的边界扫描测试电路，以提高可测试性。此外，通过测试访问端口，可通过一组特殊的专用命令支持系统内编程。

ispGDXVA的I/O设计用于承受“带电插拔”系统环境。在电源上电和断电周期期间，I/O缓冲器会被禁用。在进行“带电插拔”设计时，仍必须满足Vcc和I/O引脚的绝对最大额定条件。

• 系统内可编程通用数字交叉点系列 — 先进架构可满足可编程PCB互连、总线接口集成以及跳线/开关替换需求 — “任意输入到任意输出”路由 — 用于跳线/DIP开关仿真的固定高或低输出选项 — 节省空间的PQFP和BGA封装 — 专用的符合IEEE 1149.1标准的边界扫描测试
• 高性能E²CMOS技术
  • 3.3V核心电源
  • 3.0ns输入到输出/3.0ns时钟到输出延迟
  • 250MHz最大时钟频率
  • TTL/3.3V/2.5V兼容的输入阈值和输出电平（可单独编程）
  • 低功耗：16.5mA静态Icc
  • 24mA IOL驱动，具有可编程摆率控制选项
  • PCI兼容驱动能力
  • 施密特触发器输入，提高抗噪能力
  • 电可擦除和可重新编程
  • 非易失性E2CMOS技术
  • 组合/锁存/寄存的输入或输出
  • 带极性控制的独立I/O三态控制
  • 专用时钟/时钟使能输入引脚（两个）或来自I/O引脚的可编程时钟/时钟使能（20个）
  • 单级4:1动态路径选择（Tpd = 3.0ns）
  • 可编程宽复用器级联功能支持高达16:1复用器
  • I/O引脚上的可编程上拉电阻、总线保持锁存器和开漏输出
  • 上电期间输出三态（适合“带电插拔”）
• 无铅封装选项