SL2305SI-1H

SL2305 是一款低偏斜、低抖动和低功耗的零延迟缓冲器（ZDB），设计用于从一个参考输入时钟产生最多五个时钟输出，适用于高速时钟分配应用。该产品具有片上 PLL，锁定到 CLKIN 输入时钟，并从 CLKOUT 引脚内部接收反馈。SL2305 提供两种驱动强度版本。-1 为标准驱动版本，-1H 为高驱动版本。SL2305 高驱动版本可工作至 140MHz，标准驱动版本 -1 可工作至 100MHz。如果 CLKIN 输入为 DC（0 到 VDD），SL2305 将进入掉电（PD）模式。在此掉电状态下，所有五个输出均处于高阻状态，PLL 关闭，电源电流小于 12uA（最大值）。

• 10至140 MHz的工作频率范围
• 低输出时钟抖动：66 MHz下最大c-c-j为140 ps
• 低输出间偏斜：最大150 ps
• 低产品间偏斜：最大400 ps
• 3.3 V电源电压范围
• 低功耗：66 MHz下最大14 mA，133 MHz下最大26 mA
• 一个输入驱动5个输出，组织为4+1
• 支持SSCG的SpreadThru PLL
• 标准和高驱动选项
• 可用8引脚SOIC和TSSOP封装
• 提供商业级和工业级
• 最多可将输入时钟分配到五个输出
• 标准和高驱动电平以控制阻抗水平、频率范围和EMI
• 低抖动和偏斜
• 低功耗
• 低成本
• SL2305是一款低偏斜、低抖动零延时缓冲器，具有非常低的工作电源电流（IDD）
• 该产品包含一个高性能PLL，锁定到输入参考时钟，并产生五个输出时钟驱动器跟踪输入参考时钟，适用于需要时钟分配的系统
• 除了用于内部PLL反馈的CLKOUT外，还有一个单组四个输出，使总可用输出时钟数量达到五个
• 输入和输出频率范围相同。但是，频率范围取决于驱动电平和负载电容（CL），如表1所示
• 如果输入时钟频率是DC（0至VDD），这将被输入检测电路检测到，并且所有五个时钟输出都将强制进入高阻态。PLL关闭以节省功率。在此关断状态下，产品的最大电源电流小于12 μA
• 如果使用扩频时钟（SSC）作为输入时钟，SL2305设计为将调制的扩频时钟（SSC）信号从其CLKIN（参考）输入传递到输出时钟。输入处相同的扩展特性通过PLL和驱动器传递，不会在扩展百分比（%）、扩展轮廓和调制频率方面有任何退化
• SL2305提供高驱动“-1H”和标准驱动“-1”选项。这些驱动选项使用户能够控制负载水平、频率范围和EMI控制
• 所有输出应驱动相似的负载，以实现AC电气表中给出的输出间和输入输出间偏斜规格
• 通过改变相对于其他时钟输出的CLKOUT加载可以调整输入与输出之间的零延迟，因为CLKOUT是反馈到PLL的
• SL2305设计工作电压范围为3.0 V（最小）至3.6 V（最大），符合VDD = 3.3 V ± 10%的要求
• 使用内部片上电压调节器为PLL提供恒定的1.8 V电源，从而在偏斜、抖动和功耗方面实现一致和稳定的PLL电气性能
• SL2305提供商业温度范围0至+70℃（C级）和工业温度范围-40至+85℃（I级）
• SL2305采用8引脚SOIC（150密尔）和8引脚TSSOP（173密尔）封装
• 请参阅SL23EP05，以获得10至220 MHz的扩展频率操作和2.5 V至3.3 V的电源操作范围
• 去耦电容：必须在引脚6和4之间的VDD和VSS之间使用0.1 μF的去耦电容。将电容放置在PCB组件侧，尽可能靠近VDD引脚。连接到VDD引脚和GND通孔的PCB走线应尽可能短。不要在去耦电容和VDD引脚之间使用通孔
• 串联端接电阻：如果输出与负载之间的距离超过1英寸，则建议使用串联端接电阻。时钟输出的标称阻抗约为30 Ω。使用20 Ω电阻与输出串联，以端接50 Ω走线阻抗，并将20 Ω电阻尽可能靠近时钟输出放置
• 零延迟和偏斜控制：为了实现CLKIN和输出之间的“零延迟”，所有输出和CLKIN引脚应加载相同的负载。CLKOUT引脚在芯片内部连接到CLKIN，用于内部反馈到PLL，并看到相对于时钟引脚额外2 pF的负载。对于需要零输入/输出延迟的应用，包括CLKOUT引脚在内的所有输出引脚上的负载必须相同。如果需要任何延迟调整，可以增加或减少CLKOUT引脚上的电容以增加或减少时钟与CLKIN之间的延迟
• 为了最小化引脚间偏斜，时钟输出上的外部负载必须相同

• 打印机和多功能一体机
• 数字复印机
• PC 和工作站
• 数字电视
• 路由器、交换机和服务器
• 数字嵌入式系统