MPC9315AC

MPC9315是一款兼容2.5 V和3.3 V、基于PLL的时钟发生器，专为低压中高端到高性能电信、网络和计算应用中的低偏斜时钟分配而设计。MPC9315提供8个低偏斜输出和2个可选输入，以实现时钟冗余。输出可配置，支持1:1、2:1、4:1、1:2和1:4的输出与输入频率比。此外，可选的输出180°相位控制支持带有反相时钟信号的高级时钟方案。MPC9315的工作温度范围为-40至+85 ℃。 MPC9315利用PLL技术将其输出的频率和相位锁定到输入参考时钟上。正常工作时，需要将器件的一个输出连接到所选的反馈（FB0或FB1）输入，以闭合PLL反馈路径。参考时钟频率和反馈路径的输出分频器决定了VCO频率。两者的选择必须与VCO频率范围相匹配。由于输出分频器有1分频、2分频和4分频可选，MPC9315的内部VCO以参考时钟频率的1倍、2倍或4倍运行。QA、QB、QC输出组的频率分别为所选VCO频率的相等值、二分之一或四分之一，并且可以分别使用FSELA、FSELB和FSELC引脚为每个输出组进行配置。可用的输出与输入频率比为4:1、2:1、1:1、1:2和1:4。REF_SEL引脚选择两个可用的LVCMOS兼容参考输入（CLK0和CLK1）之一，以支持时钟冗余应用。可选的反馈输入引脚允许用户选择不同的反馈配置和输入到输出的频率比。当PLL电源引脚（VCCA）被拉至逻辑低电平（GND）时，MPC9315还提供静态测试模式。在测试模式下，所选的输入参考时钟直接路由到输出分频器，绕过PLL。测试模式用于系统诊断、测试和调试。此测试模式完全静态，不适用最小时钟频率规格。通过将OE引脚置为无效（逻辑高电平），可以禁用输出。在PLL模式下，将OE置为无效会导致PLL因FB0或FB1处没有反馈信号而失锁。将OC置为有效将启用输出并闭合锁相环，同时使PLL恢复到正常工作状态。MPC9315完全兼容2.5 V和3.3 V，无需外部环路滤波组件。所有输入均接受LVCMOS信号，而输出提供LVCMOS兼容电平，能够驱动端接50 Ω的传输线。对于串联端接传输线，MPC9315的每个输出可以驱动一条或两条走线，使器件的有效扇出比为1:18。该器件采用7x7 mm² 32引脚LQFP封装。 MPC9315的完全集成PLL允许低偏斜输出锁定到时钟输入，并以基本为零的传播延迟将其分配到板上的多个组件。在零延迟缓冲模式下，PLL可将输出与参考信号之间的相位偏移降至最低。

• 可配置的8输出LVCMOS PLL时钟发生器
• 与多种微处理器兼容，如PowerQUICC I和II
• 输出时钟频率范围宽，为18.75至160 MHz
• 兼容2.5 V和3.3 V CMOS
• 专为中高端到高性能电信、网络和计算机应用而设计
• 完全集成的PLL支持扩频时钟
• 支持需要时钟冗余的应用
• 最大输出偏斜为120 ps（同一组内为80 ps）
• 可选输出配置（1:1、2:1、4:1、1:2、1:4频率比）
• 两个可选的LVCMOS时钟输入
• 外部PLL反馈路径和可选反馈配置
• 三态输出
• 32引脚LQFP封装
• 环境工作温度范围为-40至+85 ℃
• 32引脚无铅封装

• 电信
• 网络
• 计算