LC5256B-4Q208C

ispMACH 5000B代表了莱迪思（Lattice）下一代SuperWIDE CPLD架构。通过其68输入的宽输入块，与输入数量较少的架构相比，这些器件在典型设计中显著提高了速度性能。 除了SuperWIDE架构的独特优势外，ispMACH 5000B还具备sysIO功能，以支持各种先进的I/O标准。 ispMACH 5000B器件由多个SuperWIDE 68输入、32宏单元通用逻辑块（GLB）组成，这些逻辑块通过一个称为全局路由池（GRP）的单层路由系统相互连接。GLB和GRP共同使设计人员能够在单个器件中创建大型设计，而不会影响性能。 GLB有68个来自GRP的输入，并包含163个乘积项。这些乘积项形成五个乘积项簇的组，直接为乘积项共享阵列和宏单元提供输入。ispMACH 5000B允许通过乘积项共享阵列将多达35个乘积项连接到单个宏单元。宏单元旨在提供灵活的时钟和控制功能，能够在全局、乘积项和块级资源之间进行选择。宏单元的输出反馈到开关矩阵中，如有需要，还会反馈到sysIO单元。 ispMACH 5000B系列中的所有I/O都具备sysIO功能，分为四个组。每个组都有独立的I/O电源和参考电压。sysIO单元允许在当今各种新兴接口标准下工作。在一个组内，只要所选标准的参考电压要求兼容，输入可以设置为多种标准。在每个组内，只要所选标准的I/O电源要求兼容，输出可以设置为不同的标准。与更传统的LVCMOS标准相比，对如此广泛标准的支持使设计人员能够显著提高板级性能。 ispMACH 5000B系列的在系统可编程（ISP™）高密度可编程逻辑器件基于通用逻辑块（GLB）和连接GLB的全局路由池（GRP）结构。 GLB的输出驱动GRP。提供增强的开关资源，使GRP中的信号能够驱动任何或所有GLB。这种机制允许在整个器件中实现快速、高效的连接。 每个GLB包含32个宏单元和一个完全填充的可编程与阵列，该与阵列有160个逻辑乘积项和三个GLB级控制乘积项。GLB有68个来自GRP的输入，每个乘积项都有原码和反码形式。三个控制乘积项用于共享复位、时钟和输出使能功能。 可编程与阵列由68个输入和163个输出乘积项组成。来自GRP的68个输入用于在与阵列中形成136条线（输入的原码和反码）。阵列中的每条线都可以通过线与连接到163个输出乘积项中的任何一个。160个逻辑乘积项中的每一个都为双或阵列提供输入，其余三个控制乘积项分别为共享PT时钟、共享PT复位和共享PT输出使能提供输入。160个逻辑乘积项中每五个乘积项一组形成一个乘积项簇，从PT0开始。GLB中的每个宏单元都有一个乘积项簇。除了三个控制乘积项外，每个簇的第一个、第三个、第四个和第五个乘积项可以分别用作PTOE（仅用于输出宏单元）、PT时钟、PT预置和PT复位。 GLB中的每个宏单元有两个或门。这些或门分别称为PTSA或门和PTSA旁路或门。PTSA旁路或门从与乘积项簇相关的乘积项组合中接收其五个输入。PTSA旁路或门直接为宏单元提供输入，以实现快速窄逻辑。PTSA或门从与乘积项簇相关的乘积项组合中接收其输入。 乘积项共享阵列（PTSA）由来自双或阵列的32个输入和直接连接到宏单元的32个输出组成。每个输出是连接到该输出的七个PTSA或项的任意组合的或项。

• SuperWIDE 68输入逻辑块
• 每个输出最多35个乘积项
• 单层全局路由池（GRP）
• LVCMOS 1.8、2.5和3.3
• LVTTL
• SSTL 2（I和II）
• SSTL 3（I和II）
• CTT 3.3、CTT 2.5
• HSTL（I和III）
• PCI 3.3
• GTL+
• AGP - 1X
• LVDS（时钟输入）
• LVPECL（时钟输入）
• 可编程驱动强度
• 乘积项共享
• 广泛的时钟和输出使能功能
• 128至512个宏单元
• 92至256个I/O
• TQFP、PQFP和fpBGA封装，128至484个引脚/焊球
• 商业和工业温度范围
• 2.5V电源
• 热插拔
• 输入上拉、下拉或总线保持器（逐引脚可选）
• 开漏功能
• 基于宏单元的电源管理
• 符合IEEE 1149.1边界扫描测试
• 符合IEEE 1532的在系统可编程（ISP™）