ISPLSI3256E-70LQA

ispLSI 3256E 是一种高密度可编程逻辑器件，包含 512 个寄存器、256 个通用 I/O 引脚、五个专用时钟输入引脚、16 个输出路由池 (ORP) 和一个全局路由池 (GRP)，从而实现所有这些元素之间的完全互连。ispLSI 3256E 具有 5V 芯片内可编程性和芯片内诊断功能。ispLSI 3256E 提供逻辑的非易失性重编程能力，以及互连，从而提供真正可重新配置的系统。

ispLSI 3256E 器件上的基本逻辑单元是双通用逻辑块 (Twin GLB)，标记为 A0、A1...H3。ispLSI 3256E 器件中总共有 32 个 Twin GLB。每个 Twin GLB 具有 24 个输入、一个可编程 AND 阵列和两个 OR/异或阵列以及八个输出，这些输出可以配置为组合逻辑或寄存器逻辑。所有 Twin GLB 输入都来自 GRP。

所有局部逻辑块输出都被带回 GRP，以便它们可以连接到器件上任何其他逻辑块的输入。该器件还具有 256 个 I/O 单元，每个单元都直接连接到一个 I/O 引脚。每个 I/O 单元可以单独编程为组合输入、寄存输入、锁存输入、输出或具有 3 态控制的双向 I/O 引脚。信号电平与 TTL 兼容电压，输出驱动器可以提供 4 mA 的源电流或吸收 8 mA 的电流。每个输出可以独立编程为快速或慢速输出斜率，以最大程度地减少整体输出开关噪声。

256 个 I/O 单元被分组为 16 组，每组 16 位。这些 I/O 组的对通过使用 ORP 与逻辑巨块相关联。每个巨块能够提供一个产品项输出使能 (PTOE) 信号，该信号全局分发到所有 I/O 单元。该 PTOE 信号可以在巨块中的任何 GLB 内生成。每个 I/O 单元可以选择全局 OE 或 PTOE。

四个 Twin GLB、32 个 I/O 单元和两个 ORP 连接在一起形成一个逻辑巨块。巨块由其共享的资源定义。四个 Twin GLB 的输出通过 ORP 连接到一组 32 个 I/O 单元。ispLSI 3256E 器件包含八个这样的巨块。

GRP 的输入是来自所有 Twin GLB 的输出以及来自所有双向 I/O 单元的输入。所有这些信号都提供给 Twin GLB 的输入。通过 GRP 的延迟已被均衡化，以最大程度地减少时序偏差和逻辑毛刺。

ispLSI 3256E 器件中的时钟通过五个专用时钟引脚提供。这五个引脚为 Twin GLB 提供三个时钟，为 I/O 单元提供两个时钟。