PALCE22V10Q-15JC/5

PALCE22V10提供用户可编程逻辑，以较少的芯片数量替代传统的SSI/MSI门电路和触发器。 PALCE22V10Z是一款采用零功耗、高速、电可擦除CMOS技术制造的先进PAL器件。它提供用户可编程逻辑，以较少的芯片数量替代传统的零功耗CMOS SSI/MSI门电路和触发器。 PALCE22V10Z具有零待机功耗和高速性能。最大待机电流为30 μA时，PALCE22V10Z可实现长时间的电池供电运行。 PAL器件实现了常见的布尔逻辑传递函数——积之和。PAL器件是一个可编程的与阵列驱动一个固定的或阵列。与阵列被编程以创建自定义的乘积项，而或阵列在输出端对选定的项求和。 乘积项以8到16个不等的分布连接到固定的或阵列，跨越各个输出端。乘积的或和馈入输出宏单元。每个宏单元可被编程为寄存器型或组合型，以及高电平有效或低电平有效。输出配置由控制每个宏单元中两个多路复用器的两位决定。 PALCE22V10允许系统工程师通过对EE单元进行编程，根据所需的逻辑功能在器件内配置与门和或门，从而在芯片上实现设计。以前需要耗时布局的门之间的复杂互连从印刷电路板转移到了硅片上，在原型制作或生产过程中可以轻松修改。 PALCE22V10Z是PALCE22V10的零功耗版本。它具备PALCE22V10的所有架构特性。此外，PALCE22V10Z具有零待机功耗和未使用乘积项禁用功能。 所有连接都断开的乘积项呈现逻辑高电平状态；连接到任何单个输入的原码和反码的乘积项呈现逻辑低电平状态。 PALCE22V10有12个输入和10个I/O宏单元。宏单元允许四种潜在输出配置之一：寄存器输出或组合I/O，高电平有效或低电平有效。配置选择根据用户的设计规格和相应的配置位S₀ - S₁的编程来进行。多路复用器控制通过一个可编程位连接到地（0），选择通过多路复用器的“0”路径。擦除该位会使控制线与地断开，并将其驱动到高电平，选择“1”路径。 该器件在与门阵列的每个输入端都有一个EE单元链路，通过向电路施加适当的电压可以选择性地去除连接。利用易于实现的编程算法，这些产品可以快速编程为任何自定义模式。 PALCE22V10有十二条专用输入线，每个宏单元输出可以是一个I/O引脚。器件输入的缓冲器具有互补输出，以提供用户可编程的输入信号极性。未使用的输入引脚应连接到VCC或地。 PALCE22V10的每个宏单元都包括一个D型触发器，用于数据存储和同步。触发器在时钟输入的低到高转换时加载数据。在寄存器配置（S₁ = 0）中，阵列反馈来自触发器的Q̅。 任何宏单元都可以通过选择绕过触发器的多路复用器路径（S₁ = 1）配置为组合型。在组合配置中，反馈来自引脚。 每个输出都有一个带三态控制的三态输出缓冲器。一个乘积项控制该缓冲器，允许使能和禁用成为器件输入或输出反馈的任何乘积的函数。组合输出提供一个双向I/O引脚，如果缓冲器始终被禁用，则可以配置为专用输入。 每个宏单元输出的极性可以是高电平有效或低电平有效，既可以满足输出信号需求，也可以减少乘积项。可编程极性允许以最紧凑的形式（原码或反码）编写布尔表达式，而输出仍可以是所需的极性。它还可以节省“德摩根变换”的工作量。 选择由输出宏单元中的可编程位S₀控制，并且会影响寄存器型和组合型输出。选择基于设计规格和引脚定义自动进行。

• 最快5 ns的传播延迟和142.8 MHz的fMAX（外部）
• 低功耗EE CMOS
• 10个宏单元可编程为寄存器型或组合型，以及高电平有效或低电平有效，以满足应用需求
• 不同的乘积项分布允许每个输出最多有16个乘积项，以实现复杂功能
• 符合外围组件互连（PCI）标准（-5 / -7 / -10）
• 全局异步复位和同步预置，用于初始化
• 上电复位用于初始化，寄存器预加载用于可测试性
• 广泛的第三方软件和编程器支持
• 24引脚SKINNY DIP、24引脚SOIC和28引脚PLCC封装
• 5 ns和7.5 ns版本采用分离式引线框架，以提高性能