EPF10K100BQC240-2

业界首款嵌入式可编程逻辑器件（PLD）。基于可重构的CMOS SRAM元件，灵活逻辑元件矩阵（FLEX）架构集成了实现常见门阵列宏功能所需的所有特性。FLEX 10K系列器件的门数高达250,000个，具备足够的密度、速度和特性，可将包括多条32位总线在内的整个系统集成到单个器件中。 FLEX 10K器件可重构，因此能够在发货前进行100%测试。这样，设计人员无需为实现故障覆盖而生成测试向量。此外，设计人员无需管理不同专用集成电路（ASIC）设计的库存；FLEX 10K器件可在电路板上配置以实现所需的特定功能。 FLEX 10K架构与嵌入式门阵列的架构类似，嵌入式门阵列是门阵列市场中增长最快的细分领域。与标准门阵列一样，嵌入式门阵列采用传统的“门海”架构实现通用逻辑。此外，嵌入式门阵列有专门的芯片区域用于实现大型专用功能。通过将功能嵌入到硅片中，与标准门阵列相比，嵌入式门阵列可减小芯片面积并提高速度。然而，嵌入式宏功能通常无法定制，限制了设计人员的选择。相比之下，FLEX

• 业界首款嵌入式可编程逻辑器件（PLD）系列，提供可编程片上系统（SOPC）集成
• 嵌入式阵列用于实现宏功能，如高效存储器和专用逻辑功能；逻辑阵列用于实现通用逻辑功能
• 高密度：典型门数为10,000至250,000个；RAM位数高达40,960位；每个嵌入式阵列块（EAB）有2,048位，且所有这些位均可在不降低逻辑容量的情况下使用
• 系统级特性：支持MultiVoltTM I/O接口；FLEX 10KA器件的输入引脚可承受5.0 V电压；低功耗（大多数器件在待机模式下的典型功耗小于0.5 mA）；FLEX 10K和FLEX 10KA器件支持外围组件互连特殊兴趣小组（PCI SIG）的PCI局部总线规范2.2版；FLEX 10KA器件包含上拉钳位二极管，可逐引脚选择以符合3.3 V PCI标准；部分FLEX 10KA器件支持负载数量不超过8个的5.0 V PCI总线；内置符合IEEE Std. 1149.1 - 1990标准的联合测试行动小组（JTAG）边界扫描测试（BST）电路，且无需占用任何器件逻辑
• 器件采用先进工艺制造，工作电源电压为3.3 V或5.0 V
• 可通过外部配置器件、智能控制器或JTAG端口进行在线可重构（ICR）
• 具备ClockLockTM和ClockBoostTM选项，可减少时钟延迟/偏差并实现时钟倍频
• 内置低偏差时钟分配树
• 所有器件均进行100%功能测试；无需测试向量或扫描链
• 灵活的互连：FastTrack®互连采用连续布线结构，可实现快速、可预测的互连延迟；专用进位链用于实现算术功能，如快速加法器、计数器和比较器（软件工具和宏功能会自动使用）；专用级联链用于实现高速、高扇入逻辑功能（软件工具和宏功能会自动使用）；三态仿真用于实现内部三态总线；多达6个全局时钟信号和4个全局清零信号
• 强大的I/O引脚：每个引脚都有独立的三态输出使能控制；每个I/O引脚都有开漏选项；可编程输出摆率控制，可降低开关噪声；FLEX 10KA器件支持热插拔
• 外围寄存器可实现快速建立和时钟到输出延迟
• 灵活的封装选项：提供引脚数从84到600的多种封装；同一封装内的其他FLEX 10K器件引脚兼容；FineLine BGA封装可最大限度提高电路板空间利用率
• 阿尔特拉（Altera）开发系统为基于Windows的个人计算机以及Sun SPARCstation、惠普（HP）9000系列700/800工作站提供软件设计支持和自动布局布线功能
• 电子设计交换格式（EDIF）200和300网表文件、参数化模块库（LPM）、DesignWare组件、Verilog硬件描述语言（HDL）、超高速集成电路硬件描述语言（VHDL）以及与Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys、Synplicity、VeriBest和Viewlogic等制造商的流行电子设计自动化（EDA）工具的其他接口，提供额外的设计输入和仿真支持