EP20K1000CF33C8

APEX 20KC器件提供MultiCore架构，该架构结合了基于查找表（LUT）和基于乘积项的器件优势，并具备增强的内存结构。基于LUT的逻辑为数据通路、寄存器密集型、数学或数字信号处理（DSP）设计提供了优化的性能和效率。基于乘积项的逻辑则针对复杂组合路径（如复杂状态机）进行了优化。LUT和乘积项逻辑与内存功能以及种类繁多的MegaCore和AMPP功能相结合，使得APEX 20KC架构特别适合片上可编程系统（SOPC）设计。历史上需要结合LUT、乘积项和基于内存的器件的应用，现在可以集成到单个APEX 20KC器件中。APEX 20KC器件包含增强的I/O标准支持、内容可寻址内存（CAM）、额外的全局时钟和增强的ClockLock时钟电路等附加功能。所有APEX 20KC器件均可重新配置，并在发货前经过100%测试。因此，无需为故障覆盖目的生成测试向量。相反，设计人员可以专注于仿真和设计验证。此外，设计人员无需管理不同专用集成电路（ASIC）设计的库存。

• 采用0.15微米全层铜金属制造工艺的可编程逻辑器件（PLD）
• 设计性能比APEX 20KE器件快25%至35%
• 引脚与APEX 20KE器件兼容
• 高性能、低功耗的铜互连
• 集成查找表（LUT）逻辑和嵌入式内存的MultiCore架构
• 嵌入式系统块（ESB）用于实现内存功能，包括先入先出（FIFO）缓冲器、双端口RAM和内容可寻址内存（CAM）
• 高密度架构，提供20万至100万典型门，多达38,400个逻辑单元（LE）
• 多达327,680个RAM位，使用时不减少可用逻辑
• 1.8V电源电压的低功耗运行设计
• 铜互连降低功耗
• 支持1.8V、2.5V和3.3V接口的MultiVolt I/O
• ESB提供可编程省电模式
• 灵活的时钟管理电路，多达四个锁相环（PLL）
• 内置低偏斜时钟树，提供多达八个全局时钟信号
• ClockLock功能减少时钟延迟和偏斜
• ClockBoost功能提供时钟倍频和分频
• ClockShift功能提供可编程时钟相位和延迟偏移
• 强大的I/O特性，符合PCI SIG PCI本地总线规范2.2修订版，支持33MHz或66MHz、32位或64位的3.3V操作
• 支持高速外部存储器，包括DDR同步动态RAM（SDRAM）和零总线周转静态RAM（ZBT SRAM）
• 16个输入和16个输出LVDS通道，速率达840Mbps
• I/O引脚直接连接到本地互连，为复杂逻辑提供快速的建立和保持时间
• 可编程箝位至VCCIO
• 每个引脚独立的输出三态使能控制
• 可编程输出压摆率控制以减少开关噪声
• 支持先进的I/O标准，包括低压差分信号（LVDS）、LVPECL、PCI-X、AGP、CTT、SSTL-3和SSTL-2、GTL+以及HSTL Class I
• 支持热插拔操作，配置前和配置期间I/O引脚具有上拉功能
• 用于高性能的铜互连
• 四级分层FastTrack互连结构，提供快速、可预测的互连延迟
• 专用进位链实现算术功能（如快速加法器、计数器和比较器），由软件工具和宏功能自动使用
• 专用级联链实现高速、高扇入逻辑功能，由软件工具和宏功能自动使用
• 交错的本地互连允许一个LE通过快速本地互连驱动其他29个LE
• 通过Altera Quartus II开发系统提供软件设计支持和自动布局布线，适用于基于Windows的PC、Sun SPARCstation和HP 9000 Series 700/800工作站
• 提供针对APEX 20KC架构优化的Altera MegaCore功能和Altera Megafunction Partners Program（AMPPSM）宏功能
• 通过NativeLink与流行的综合、仿真和时序分析工具集成
• Quartus II SignalTap嵌入式逻辑分析器通过允许在器件运行期间访问内部节点，简化了系统内设计评估
• 支持流行的版本控制软件包，包括PVCS、RCS和SCCS