EPF6024ABI256-2

FLEX 6000 可编程逻辑器件 (PLD) 系列为大批量门阵列设计提供了一种低成本的替代方案。FLEX 6000 器件基于 OptiFLEX 架构，该架构在保持高性能和可布线性的同时，将芯片尺寸降至最小。这些器件具有可重新配置的 SRAM 元件，使设计人员在原型制作和设计测试期间能够灵活快速地更改设计。设计人员还可以通过在线重新配置在操作过程中更改功能。 FLEX 6000 器件可重新编程，并且在发货前经过 100% 测试。因此，设计人员无需为故障覆盖目的生成测试向量，从而可以专注于仿真和设计验证。此外，设计人员无需管理不同门阵列设计的库存。FLEX 6000 器件可在电路板上针对所需的特定功能进行配置。 FLEX 6000 器件由 Altera 开发系统提供支持；这是一个单一的集成套件，提供原理图、文本（包括 AHDL）和波形设计输入、编译和逻辑综合、全面仿真和最坏情况时序分析以及器件配置功能。Altera 软件提供 EDIF 200 和 300、LPM、VHDL、Verilog HDL 等接口，以支持其他基于行业标准的 PC 和 UNIX 工作站的 EDA 工具进行额外的设计输入和仿真。 Altera 软件可轻松与常见的门阵列 EDA 工具配合进行综合和仿真。例如，Altera 软件可以生成 Verilog HDL 文件，以便与 Cadence Verilog-XL 等工具进行仿真。此外，Altera 软件包含 EDA 库，这些库使用特定于器件的特性，如用于快速计数器和算术功能的进位链。例如，Altera 开发系统提供的 Synopsys Design Compiler 库包含针对 FLEX 6000 架构优化的 DesignWare 功能。 Altera 开发系统可在基于 Windows 的 PC、Sun SPARC 工作站和 HP 9000 系列 700/800 上运行。

• 为大批量门阵列应用提供了一种理想的低成本可编程替代方案，并允许在原型制作或设计测试期间快速更改设计
• 基于丰富寄存器和查找表 (LUT) 的架构
• 提高器件面积效率的 OptiFLEX 架构
• 典型门数范围从 5000 到 24000 门
• 内置低偏斜时钟分配树
• 所有器件进行 100% 功能测试；无需测试向量或扫描链
• 可通过外部配置设备或智能控制器进行在线重新配置 (ICR)
• 5.0-V 器件完全符合外围组件互连特殊兴趣小组 (PCI SIG) PCI 本地总线规范 2.2 版
• 内置符合 IEEE Std. 1149.1 - 1990 的联合测试行动小组 (JTAG) 边界扫描测试 (BST) 电路，无需消耗额外的器件逻辑
• 多电压 I/O 接口操作，允许器件在不同电压的系统之间进行桥接
• 低功耗（待机模式下典型规格小于 0.5 mA）
• 3.3-V 器件支持热插拔
• 每个引脚具有独立的三态输出使能控制
• 可编程输出转换速率控制，以降低开关噪声
• 从寄存器到 I/O 引脚的快速路径，实现快速的时钟到输出时间
• FastTrack 互连连续布线结构，实现快速、可预测的互连延迟
• 专用进位链，实现快速加法器、计数器和比较器等算术功能（由软件工具和宏功能自动使用）
• 专用级联链，实现高速、高扇入逻辑功能（由软件工具和宏功能自动使用）
• 实现内部三态网络的三态仿真
• 用于时钟、清零、预置或逻辑信号的四条低偏斜全局路径
• 由 Altera 开发系统为基于 Windows 的 PC、Sun SPARC 工作站和 HP 9000 系列 700/800 提供软件设计支持和自动布局布线
• 跨器件密度和引脚数与其他 FLEX 6000 器件具有 SameFrame 引脚兼容性
• 与同一封装中的其他 FLEX 6000 器件具有封装和引脚兼容性
• 通过 EDIF 200 和 300 网表文件、参数化模块库 (LPM)、Verilog HDL、VHDL、DesignWare 组件以及与 Cadence、Exemplar Logic、Mentor Graphics、OrCAD、Synopsys、Synplicity、VeriBest 和 Viewlogic 等制造商的流行 EDA 工具的其他接口提供额外的设计输入和仿真支持