ISPGDX120A-5Q160

ispGDX架构提供了一系列快速、灵活的可编程器件，可满足各种系统级数字信号路由和接口需求，包括：

• 多端口多处理器接口
• 宽数据和地址总线复用（例如4:1高速总线复用器）
• 可编程控制信号路由（例如中断、直接内存访问请求等）
• 用于原型设计或可编程总线接口的板级印刷电路板信号路由

ispGDX系列包括三款分别具有80、120和160个可编程I/O的器件。这些器件采用从100引脚TQFP到208引脚PQFP等多种封装形式。这些器件操作速度快，输入到输出信号延迟（Tpd）为5ns，时钟到输出延迟为5ns。

器件的架构由一系列通过全局路由池（GRP）互连的可编程I/O单元组成。所有I/O引脚输入直接进入GRP，或经过寄存或锁存，以便路由到所需的I/O输出。I/O引脚输入定义为四组（A、B、C、D），可以访问每个I/O单元中的四个复用器输入。每个输出都有独立的、可编程的I/O三态控制（OE）、输出锁存时钟（CLK）和两个复用器控制（MUX0和MUX1）输入。这些信号的极性可针对每个I/O单元进行编程。MUX0和MUX1输入控制一个快速4:1复用器，允许为给定输出动态选择最多四个信号源。OE、CLK、MUX0和MUX1输入可以直接由选定的I/O引脚组驱动。可选的专用时钟输入引脚可实现最小的时钟到输出延迟。

通过系统内编程，可以定义I/O引脚与架构特性（锁存或寄存的输入或输出、输出使能控制等）之间的连接。鉴于其数据路径应用重点，ispGDX器件不包含可编程逻辑阵列。所有输入引脚都包含施密特触发器缓冲器，以提高抗噪能力。这些连接使用非易失性E²CMOS技术编程到器件中。非易失性技术意味着即使器件断电，其配置也会被保存。

此外，对于1:1或1:n信号路由，不存在引脚到引脚的路由限制。也就是说，任何配置为输入的I/O引脚都可以驱动一个或多个配置为输出的I/O引脚。

器件引脚还能够将输出设置为固定的高或低逻辑电平（跳线或双列直插式开关模式）。器件输出的灌电流和拉电流指定为24mA，并且可以并联连接以获得更大的驱动能力。每个I/O引脚都可以独立定义可编程输出压摆率，以减少整体地弹和开关噪声。

所有I/O引脚都配备了符合IEEE1149.1标准的边界扫描测试电路，以提高可测试性。此外，通过测试访问端口，可通过一组特殊的私有命令或莱迪思的行业标准ISP协议支持系统内编程。使用BSCAN/ispEN引脚进行此选择。

ispGDX的I/O设计用于承受“带电插拔”系统环境。在电源上电和断电期间，I/O缓冲器会被禁用。在进行“带电插拔”设计时，仍必须满足Vcc和I/O引脚的绝对最大额定条件。如需更多信息，可以从莱迪思官网（www.latticesemi.com）下载有关在热插拔环境中使用莱迪思器件的应用笔记。

• 系统内可编程通用数字交叉点系列：
  • 先进架构可解决可编程印刷电路板互连、总线接口集成和跳线/开关替换问题
  • 三种器件选项：80至160个可编程I/O引脚
  • “任意输入到任意输出”路由
  • 用于跳线/双列直插式开关仿真的固定高或低输出选项
  • 节省空间的TQFP、PQFP和BGA封装
  • 专用的符合IEEE 1149.1标准的边界扫描测试
  • 符合PCI标准的输出驱动
• 高性能E²CMOS技术：
  • 5V电源
  • 5.0ns输入到输出/5.0ns时钟到输出延迟
  • 低功耗：40mA静态lcc
  • 带可编程压摆率控制的平衡24mA输出缓冲器
  • 具有抗噪能力的施密特触发器输入
  • 电可擦除和可重编程的非易失性E²CMOS技术
  • 100%测试
• ispGDX具有以下优势：
  • 系统内可编程，采用莱迪思ISP或JTAG编程接口
  • 仅需5V电源
  • 可在数秒内更改互连
  • 可对已焊接器件进行重新编程
• 灵活架构：
  • 组合/锁存/寄存输入或输出
  • 带极性控制的独立I/O三态控制
  • 专用时钟输入引脚（两个或四个）或来自I/O引脚的可编程时钟（20至40个）
  • 高达4:1的动态路径选择
  • 可编程输出上拉电阻
  • 上电期间输出为三态（对“带电插拔”友好）