DP8419N-70

DP8417/8418/8419/8419X 是一系列 256k DRAM 控制器/驱动器，旨在为高达 2MB 及更大容量的动态随机存取存储器（DRAM）阵列提供“无等待状态”的 CPU 接口。每个器件在 DP8419 设计基础上进行了细微的功能调整，以满足不同的系统需求。该系列所有产品均采用国家半导体公司新的氧化物隔离先进低功耗肖特基（ALS）工艺制造，并运用了先进的设计技术，使其在速度、集成度和功耗方面显著优于其他大规模集成电路（LSI）或分立器件。 每个器件在单个单片设备上集成了以下关键的 256k DRAM 控制器功能：超精确延迟线；9 位刷新计数器；直通式行、列和存储体选择输入锁存器；行/列地址复用逻辑；片上高容性负载的行地址选通（RAS）、列地址选通（CAS）和写使能及地址输出驱动器；以及上述所有功能的精确控制信号时序。 基本的 DP8419 控制器有四种器件可选。DP8417 在引脚和功能上与 DP8419 兼容，但其输出为三态。DP8418 更改了一个引脚，专门设计用于与 32 位微处理器实现最佳接口。DP8419X 在功能上与 DP8419 相同，但采用 52 引脚双列直插式封装（DIP），其引脚与国家半导体公司新的 DP8429 1Mbit DRAM 控制器/驱动器向上兼容。 每个器件均提供塑料双列直插式封装（DIP）、陶瓷双列直插式封装（DIP）和塑料芯片载体（PCC）封装。 为了确保每个器件在“真正”的最坏情况下正常工作，所有时序参数在芯片驱动 88 个 DRAM 的容性负载（包括走线电容）时都有保证。芯片的延迟时序逻辑采用了专利的新型延迟线技术，在 ±10% 的 VCC 电压范围和 -55℃ 至 +125℃ 的温度范围内，交流偏斜可控制在 ±2ns 以内。即使在驱动包含纠错校验位的 2MB 内存阵列时，DP8417、DP8418、DP8419 和 DP8419X 也能保证行地址选通输入（RASIN）到列地址选通输出（CASOUT）的最大延迟为 80ns 或 70ns。 DP8419 具有四个独立的行地址选通（RAS）输出和九个复用地址输出，可支持多达四个 16k、64k 或 256k DRAM 存储体。两个存储体选择引脚 B1 和 B0 在访问期间进行解码，以激活其中一个 RAS 信号，使三个未选中的存储体处于待机模式（功耗低于工作功率的十分之一），数据输出为三态。 DP8419 有两个模式选择引脚，支持两种刷新模式和两种访问模式。刷新和访问时序可以通过外部控制或自动控制。自动模式所需的输入控制信号最少。 片上集成了一个刷新计数器，并与行和列输入进行复用。在任何刷新操作期间，其内容会出现在 DP8419 的地址输出端，并在刷新完成后递增。行/列和存储体地址锁存器也集成在片上。然而，如果在整个访问期间 DP8419 的地址输入都有效，则这些锁存器可以工作在直通模式。

• 使 DRAM 接口和刷新任务对 CPU 几乎透明，让 DRAM 的使用像静态随机存取存储器（SRAM）一样简单
• 专门设计用于消除高达 10MHz 或更高频率下 CPU 的等待状态
• 减少 15 到 20 个小规模集成电路（SSI）/中规模集成电路（MSI）组件，显著节省电路板空间、降低系统功耗并消除芯片间的交流偏斜
• 片上超精确延迟线
• 片上高容性行地址选通（RAS）、列地址选通（CAS）、写使能（WE）和地址驱动器（可直接驱动 88 个 DRAM）
• 交流参数指定可直接寻址高达 8MB 的内存
• 低功耗/高速双极氧化物隔离工艺
• 引脚和功能与新的 DP8428/DP8429 1Mbit DRAM 控制器/驱动器向上兼容
• 引脚和功能与 DP8408A/DP8409A 64k/256k DRAM 控制器/驱动器向下兼容
• 4 种用户可选的访问和刷新操作模式（2 种自动模式，2 种外部控制模式）