54F193/BEA

54F193是一款4位二进制同步加/减计数器。独立的加/减时钟，分别为CP_U和CP_D，简化了操作。输出状态与任一时钟输入的低到高转换同步变化。如果在CP_D保持高电平时对CP_U时钟施加脉冲，器件将进行加法计数；如果在CP_U保持高电平时对CP_D施加脉冲，器件将进行减法计数。任何时候只能有一个时钟输入保持高电平，否则会导致操作错误。该器件可通过异步复位引脚在任何时候清零，也可通过激活异步并行加载引脚进行并行加载。 器件内部有四个主从JK触发器，配有必要的控制逻辑，以提供异步复位、加载以及同步加计数和减计数功能。 每个触发器包含从从触发器到主触发器的JK反馈，因此CP_D输入的低到高转换会使计数值减1，而CP_U输入的类似转换会使计数值加1。 使用一个时钟计数时，另一个时钟应保持高电平，因为根据第一个触发器的状态，电路要么以2为单位计数，要么根本不计数，只要任一时钟输入为低电平，触发器就无法翻转。需要可逆操作的应用必须在激活时钟为高电平时做出反转决策，以避免计数错误。 向上终端计数（TC_U）和向下终端计数（TC_D）输出通常为高电平。当电路达到最大计数值15时，CP_U的下一个高到低转换将使TC_U变为低电平。TC_U将保持低电平，直到CP_U再次变为高电平，复制加计数时钟，尽管有两个门延迟。同样，当电路处于零状态且CP_D变为低电平时，TC_D输出将变为低电平。由于TC输出复制了时钟波形，因此可作为多级计数器中下一个更高阶电路的时钟输入信号。多级计数器不会完全同步，因为每增加一级都会增加两个门的延迟时间差。 计数器可通过电路的异步并行加载功能进行预置。当并行加载（PL）输入为低电平时，并行数据输入（D0 - D3）上的信息将被加载到计数器中，并出现在输出端，而与时钟输入的状态无关。主复位（MR）输入为高电平时，将禁用并行加载门，覆盖两个时钟输入，并将所有Q输出置为低电平。如果在复位或加载操作期间及之后，其中一个时钟输入为低电平，则该时钟的下一个低到高转换将被视为有效信号并进行计数。

• 同步可逆4位二进制计数
• 异步并行加载
• 异步复位（清零）
• 无需外部逻辑即可扩展