CY7C4285-15ASC

CY7C4255/75/85V是高速、低功耗的先进先出（FIFO）存储器，具有时钟控制的读写接口。它们均为18位宽，引脚和功能与CY7C42X5V同步FIFO系列兼容。CY7C4255/75/85V可以级联以增加FIFO深度。可编程特性包括几乎满/几乎空标志。这些FIFO为各种数据缓冲需求提供了解决方案，包括高速数据采集、多处理器接口和通信缓冲。

这些FIFO具有18位输入和输出端口，分别由独立的时钟和使能信号控制。输入端口由自由运行时钟（WCLK）和写使能引脚（WEN）控制。当WEN有效时，数据在WCLK信号的上升沿写入FIFO。当WEN保持有效时，数据在每个周期持续写入FIFO。输出端口以类似方式由自由运行的读时钟（RCLK）和读使能引脚（REN）控制。此外，CY7C4255/75/85V还有一个输出使能引脚（OE）。读写时钟可以连接在一起以实现单时钟操作，或者两个时钟可以独立运行以用于异步读写应用。可实现高达67 MHz的时钟频率。

这些器件具备重传和同步几乎满/几乎空标志功能。

使用级联输入（WXI、RXI）、级联输出（WXO、RXO）和首次加载（FL）引脚可以实现深度扩展。WXO和RXO引脚连接到下一个器件的WXI和RXI引脚，最后一个器件的WXO和RXO引脚必须连接到第一个器件的WXI和RXI引脚。第一个器件的FL引脚连接到VSS，其余所有器件的FL引脚必须连接到VCC。

CY7C4255/75/85V提供五个状态引脚。这些引脚经过解码以确定五种状态之一：空、几乎空、半满、几乎满和满。半满标志与WXO引脚共用。该标志在独立和宽度扩展配置中有效。在深度扩展中，此引脚提供扩展输出（WXO）信息，用于在激活下一个FIFO时发出信号。

空和满标志是同步的，即它们相对于读时钟（RCLK）或写时钟（WCLK）改变状态。进入或退出空状态时，标志仅由RCLK更新。表示满状态的标志仅由WCLK更新。同步标志架构保证标志从一个时钟周期到下一个时钟周期保持有效。如果VCC/SMODE连接到VSS，几乎空/几乎满标志将变为同步。所有配置均采用先进的0.35 μ CMOS技术制造。输入ESD保护大于2001 V，并通过使用保护环防止闩锁。

CY7C4255/75/85V由一个8K/32K/64K字的数组组成，每个字18位（由SRAM单元的双端口数组实现）、一个读指针、一个写指针、控制信号（RCLK、WCLK、REN、WEN、RS）和标志（EF、PAE、HF、PAF、FF）。CY7C4255/75/85V还包括用于深度扩展的控制信号WXI、RXI、WXO、RXO。

上电时，FIFO必须通过复位（RS）周期进行复位。这会使FIFO进入由EF为低电平表示的空状态。只有当OE有效时，所有数据输出才会在RS下降沿之后变为低电平。为使FIFO复位到其默认状态，用户在RS为低电平时不得进行读写操作。

• 采用3.3 V工作电压，功耗低，易于集成到低压系统中
• 高速、低功耗的先进先出（FIFO）存储器
• 有8K × 18（CY7C4255V）、32K × 18（CY7C4275V）、64K × 18（CY7C4285V）三种规格
• 采用0.35微米CMOS工艺，实现速度和功耗的优化
• 高速100 MHz运行（读写周期时间为10 ns）
• 低功耗：ICC = 30 mA，ISB = 4 mA
• 完全异步和同时读写操作
• 具有空、满、半满、可编程的几乎空和几乎满状态标志
• 具备重传功能
• 有输出使能（OE）引脚
• 有独立的读写使能引脚
• 支持自由运行的50%占空比时钟输入
• 具备宽度扩展能力
• 具备深度扩展能力
• 采用64引脚10 × 10 STQFP封装
• 引脚与CY7C42X5V-ASC系列兼容，可进行密度升级
• 为CY7C4255/75/85V提供引脚兼容的3.3 V解决方案