CY22391LTXC-02KS

CY22388系列器件包含一个模拟VCXO、四个PLL、多达八个时钟输出以及频率选择功能。频率选择不会改变任何PLL的频率。相反，用户可以根据时钟和封装配置，从八种不同的输出分频选择中进行挑选。 有一个可编程的OE/PD#引脚。OE/PD#引脚可以被编程为输出使能引脚或掉电引脚。OE功能可以被编程为在低电平时禁用一组选定的输出，而其余输出保持运行。全芯片掉电功能在低电平时会禁用所有输出、PLL以及大部分有源电路。 拥有四个PLL的优势在于，单个器件可以从单个晶体产生多达四个独立的频率。每个PLL都是独立的，并且可以配置为产生62.5 MHz至250 MHz之间的压控振荡器（VCO）频率。然后，每个PLL可以通过后置分频器进行分频，以产生用户选择的时钟输出频率。输出分频器允许每个时钟输出进行1、2、3、4、5、6、8、9、10、12或15分频。由于输出缓冲器的限制，在“1分频”模式下，PLL的最高频率降至166 MHz。 允许频率切换的输出能够实现无毛刺转换。选定的时钟输出能够由单独的2.5 V电源供电。这允许驱动更低电压摆幅的输入。CY22388/89/91器件仍然需要3.3 V来为振荡器和所有其他内部PLL电路供电。 时钟D的输出可以来自参考源或PLL1/N1，其中N1被定义为PLL1的输出分频器。时钟H被定义为时钟D的副本。在16引脚封装中，时钟D仅可从PLL1/N1获得。 对于CY22388，CLKB和CLKC具有相关频率。对于CY22389和CY22391，CLKD和CLKF具有相关频率，CLKA和CLKB具有相关频率，CLKC和CLKE具有相关频率。相关频率来自同一个PLL，但可以有不同的分频值。 为了最小化时钟输出的百万分率（PPM）误差，必须选择一个晶体参考频率，该频率是所需PLL频率的公倍数。虽然这是理想情况，但并非总是如此，PLL内部有高分辨率计数器，有助于最小化与所需频率的偏差。 PLL VCO频率由以下公式生成：F_VCO = F_REF * (P / Q)，其中F_REF是参考输入频率，P是PLL反馈分频器，Q是参考输入分频器。PLL是一个反馈系统，其中VCO频率除以P和参考频率除以Q会不断进行比较，并调整VCO频率以实现锁定状态。

• 完全集成的锁相环（PLL）
• 小型四方扁平无引脚（QFN）封装选项，比20引脚TSSOP小40%，比16引脚TSSOP小22%
• 可选输出频率
• 可编程输出频率
• 输出频率范围：5 MHz至166 MHz
• 输入频率范围：晶体：10 MHz至30 MHz；外部参考：1 MHz至100 MHz
• 模拟压控晶体振荡器（VCXO）
• 16/20引脚TSSOP和32引脚QFN封装
• 3.3 V工作电压，可选2.5 V输出缓冲器
• 多个高性能PLL允许合成不相关的频率
• 集成设计无需外部环路滤波器组件
• 满足复杂系统设计中的关键时序要求
• 实现应用兼容性
• 完整的VCXO解决方案，±120 ppm（典型牵引范围）