CY7C25422KV18-333BZXC

CY7C25422KV18 是 1.8 V 同步流水线 SRAM，配备 QDR II+ 架构。类似于 QDR II 架构，QDR II+ 架构由两个独立端口组成：读取端口和写入端口以访问存储器阵列。读取端口具有专用数据输出以支持读取操作，写入端口具有专用数据输入以支持写入操作。QDR II+ 架构具有独立的数据输入和数据输出，消除了常见设备中存在的总线转向需求。每个端口的访问通过公共地址总线进行。读取和写入地址在输入（K）时钟的交替上升沿锁存。QDR II+ 读取和写入端口的访问相互独立。为了最大化数据吞吐量，读取和写入端口都配备了 DDR 接口。每个地址位置与两个 18 位字（CY7C25422KV18）相关联，这些字顺序突发进入或离开设备。因为数据可以在两个输入时钟（K 和 K）的每个上升沿传输进出设备，所以内存带宽最大化，同时通过消除总线转向简化系统设计。这些设备具有片上终端特性，支持 D[x:0]、BWS[x:0] 和 K / K 输入，这有助于消除外部终端电阻，降低成本，减少板面积，并简化板布线。深度扩展通过端口选择实现，使每个端口能够独立操作。所有同步输入通过由 K 或 K 输入时钟控制的输入寄存器。所有数据输出通过由 K 或 K 输入时钟控制的输出寄存器。写入通过片上同步自定时写入电路进行。

• 独立独立的读取和写入数据端口
• 支持并发事务
• 333 MHz 时钟用于高带宽
• 两字突发用于减少地址总线频率
• 读取和写入端口上的双数据率（DDR）接口（数据在 333 MHz 下以 666 MHz 传输）
• 可用 2.0 时钟周期延迟
• 两个输入时钟（K 和 K）用于精确的 DDR 定时
• SRAM 仅使用上升沿
• 回声时钟（CQ 和 CQ）简化高速系统中的数据捕获
• 数据有效引脚（QVLD）指示输出上的有效数据
• 片上终端（ODT）特性
• 支持 D[x:0]、BWS[x:0] 和 K/K 输入
• 单一多路复用地址输入总线锁存读取和写入端口的地址输入
• 独立的端口选择用于深度扩展
• 同步内部自定时写入
• 当 DOFF 断言高电平时，QDR II+ 以 2.0 周期读取延迟操作
• 当 DOFF 断言低电平时，操作类似于具有 1 周期读取延迟的 QDR I 设备
• 可用 ×18 配置
• 完全数据一致性，提供当前数据
• 核心 VDD = 1.8 V ± 0.1 V；VDDQ = 1.4 V 至 VDD
• 支持 1.5 V 和 1.8 V 电源
• HSTL 输入和可变驱动 HSTL 输出缓冲器
• 可用 165 球 FBGA 封装（13 × 15 × 1.4 毫米）
• 提供无铅封装
• JTAG 1149.1 兼容测试访问端口
• 锁相环（PLL）用于准确的数据放置