72825LB25BG8

IDT72805LB/72815LB/72825LB/72845LB 是双 18 位宽同步（时钟）先进先出 (FIFO) 存储器。一个双 IDT72805LB/IDT72815LB/IDT72825LB/IDT72845LB 器件在功能上等同于单个封装中的两个 IDT72205LB/72215LB/72225LB/72245LB FIFO，所有相关的控制、数据和标志线都分配给独立的引脚。这些器件是具有时钟读写控制的非常高速、低功耗的先进先出 (FIFO) 存储器。这些 FIFO 适用于多种数据缓冲需求，例如光盘控制器、局域网 (LAN) 和处理器间通信。

这些器件中包含的每个 FIFO 都有一个 18 位输入端口和输出端口。每个输入端口由一个自由运行的时钟 (WCLK) 和一个输入使能引脚 (WEN) 控制。当 WEN 被置位时，数据会在每个时钟周期被读入同步 FIFO 中。每个 FIFO 银行的输出端口由另一个时钟引脚 (RCLK) 和另一个使能引脚 (REN) 控制。读时钟可以与写时钟绑定以进行单时钟操作，或者这两个时钟可以异步运行以进行双时钟操作。每个 FIFO 的读端口上提供了一个输出使能引脚 (OE)，用于三态控制输出。

同步 FIFO 具有两个固定的标志，即空标志/输出就绪 (EF/OR) 和满标志/输入就绪 (FF/IR)，以及两个可编程标志，即几乎空 (PAE) 和几乎满 (PAF)。可编程标志的偏移加载由一个简单的状态机控制，并通过置位加载引脚 (LD) 来启动。对于作为单个设备配置实现的每个 FIFO，都有一个半满标志 (HF) 可用。

这些器件有两种可能的工作时序模式：IDT 标准模式和首字直通 (FWFT) 模式。在 IDT 标准模式下，除非执行特定的读操作，否则写入空 FIFO 的第一个字不会出现在数据输出线上。一次读操作包括激活 REN 并启用上升沿 RCLK，这会将字从内部存储器移动到数据输出线上。在 FWFT 模式下，在 RCLK 信号经过三次转换后，写入空 FIFO 的第一个字会被直接时钟到数据输出线上。访问第一个字不需要断言 REN。

这些器件可以通过菊花链技术或首字直通 (FWFT) 模式进行深度扩展。XI 和 XO 引脚用于扩展 FIFO。在深度扩展配置中，FL 在第一台设备上接地，并在菊花链中的其他所有设备上设置为高电平。

IDT72805LB/72815LB/72825LB/72845LB 采用高速亚微米 CMOS 技术制造。

• 网络交换
• 并行数据的两级优先级处理
• 双向数据传输
• 在18位和36位数据路径之间的总线匹配
• 每包宽度扩展至36位
• 每包深度扩展至8,192字