TLV2541IDG4

TLV2541、TLV2542和TLV2545是一系列高性能、12位、低功耗、微型CMOS模数转换器（ADC）。TLV254x系列可在2.7V至5.5V单电源下工作。这些器件有单输入、双输入或单伪差分输入可供选择。每个器件都有一个芯片选择（CS）、串行时钟（SCLK）和串行数据输出（SDO），可直接与大多数流行主机微处理器的串行端口进行三线接口（SPI接口）。当与TMS320 DSP接口时，帧同步信号（FS）可用于指示所有器件CS上串行数据帧的开始，或TLV2541的FS上串行数据帧的开始。

TLV2541、TLV2542和TLV2545设计为具有极低的功耗。自动掉电模式进一步增强了节能特性。该产品系列的特点是与现代主机处理器之间有高速串行链路，SCLK最高可达20 MHz。最大SCLK频率取决于操作模式（见表1）。TLV254x系列使用内置振荡器作为转换时钟，提供3.5 μs的转换时间。

TLV2541、TLV2542和TLV2545是采用电荷再分配DAC的逐次逼近（SAR）ADC。采样电容在采样期间获取AIN上的信号。当转换过程开始时，SAR控制逻辑和电荷再分配DAC用于从采样电容中添加和减去固定量的电荷，以使比较器达到平衡状态。当比较器平衡时，转换完成并生成ADC输出代码。

输出数据格式为二进制（单极直二进制）。零刻度代码 = 000h，V代码 = GND；满刻度代码 = FFFh，V代码 = V - 1 LSB。

TLV2545以伪差分模式工作。反相输入在引脚5上可用。它的最大输入纹波为±0.2 V。这通常用于接地噪声抑制。

每个周期可以通过CS、FS或两者的组合来启动。内部状态机需要一个SCLK高到低的转换来确定这些控制信号的状态，以便内部模块可以在活动周期中上电。对于SPI模式需要特别注意。确保每当CS（引脚1）为高电平时至少有一个SCLK，以确保正常运行。

对于TLV2541，通过CS控制（CS下降沿时FS = 1），CS的下降沿是周期的开始。MSB应在CS变低后的第一个SCLK下降沿读取。输出数据在SCLK的上升沿变化。这通常用于具有SPI接口的微控制器，不过也可用于DSP。微控制器SPI接口应编程为CPOL = 0（串行时钟参考地）和CPHA = 1（数据在串行时钟的下降沿有效）。每当CS变为高电平时，SCLK至少需要一个下降沿转换。通过FS控制（CS保持低电平），MSB在FS上升沿之后出现。FS的下降沿是周期的开始。MSB应在FS变低后的第一个SCLK下降沿读取。当ADC是DSP串行端口上的唯一设备时，这是典型配置。通过CS和FS两者控制，MSB在CS下降沿之后出现。FS的下降沿是采样周期的开始。MSB应在FS变低后的第一个SCLK下降沿读取。输出数据在SCLK的上升沿变化。这种配置通常用于连接到TMS320 DSP的多个设备。

对于TLV2542/5，所有控制都通过TLV2542和TLV2545上的CS（引脚1）提供。周期由SPI微控制器的CS信号或TMS320 DSP的FS信号的下降沿转换启动。时序与仅通过CS控制的TLV2541类似。

TLV2542使用CS来复位模拟输入多路复用器。一个短的有效CS周期（4至7个SCLK）将MUX复位到AIN0。当CS周期时间超过7个SCLK时，如在完整转换周期（CS在16个SCLK加上最大转换时间内为低电平）的情况下，MUX切换到下一个通道（时序见图4）。建议在上电后进行一次虚拟转换周期，然后再尝试复位MUX。

转换器的采样时间为12个SCLK，从转换器接收到CS高到低转换（或TLV2541的FS高到低转换）后的第五个SCLK开始。

TLV2541、TLV2542和TLV2545按以下方式完成转换。转换在第16个...（原文此处未完整）

• 最大吞吐量：140/200 KSPS
• 内置转换时钟
• INL/DNL：最大±1 LSB，SINAD：72 dB，SFDR：85 dB，fi = 20 kHz
• SPI/DSP兼容串行接口
• 单电源：2.7 Vdc至5.5 Vdc
• 具有500 kHz带宽的轨到轨模拟输入
• 三种可选型号：
  • TLV2541：单通道输入
  • TLV2542：带自动扫描的双通道
  • TLV2545：带伪差分输入的单通道
• 具有自动掉电功能的低功耗
  • 工作电流：2.7 V时为1 mA，5 V时为1.5 mA
  • 自动掉电：2.7 V时为2 μA，5 V时为S μA（此处S可能为笔误）
• 小型8引脚MSOP和SOIC封装