MT46V32M4P-6T:D

DDR SDRAM采用双数据速率架构以实现高速运行。双数据速率架构本质上是一种2n预取架构，其接口设计为在I/O引脚每个时钟周期传输两个数据字。对于DDR SDRAM，一次读或写访问实际上包括在内部DRAM核心进行一次2n位宽、一个时钟周期的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。双向数据选通信号（DQS）与数据一起在外部传输，用于在接收器处进行数据捕获。DDR SDRAM在读取时发送DQS，而内存控制器在写入时发送DQS。读取时DQS与数据边缘对齐，写入时DQS与数据中心对齐。x16产品有两个数据选通信号，一个用于低字节，一个用于高字节。DDR SDRAM由差分时钟（CK和CK#）驱动；CK上升且CK#下降的交叉点将被称为CK的正边缘。命令（地址和控制信号）在CK的每个正边缘进行寄存。输入数据在DQS的两个边缘进行寄存，输出数据参考DQS的两个边缘以及CK的两个边缘。对DDR SDRAM的读写访问是突发式的；访问从选定位置开始，并按照编程的顺序在编程的位置数量上继续。访问从激活命令的寄存开始，随后可能是读或写命令。与激活命令同时寄存的地址位用于选择要访问的存储体和行。与读或写命令同时寄存的地址位用于选择存储体和突发访问的起始列位置。DDR SDRAM提供可编程的读或写突发长度，为2、4或8个位置。可以启用自动预充电功能，以提供在突发访问结束时启动的自定时行预充电。与标准SDR SDRAM一样，DDR SDRAM的流水线多存储体架构允许并发操作，从而通过隐藏行预充电和激活时间来提供高有效带宽。提供自动刷新模式以及节能的掉电模式。所有输入与JEDEC的SSTL_2标准兼容。所有全驱动选项输出与SSTL_2 Class II兼容。

• 工作电压 VDD = +2.5V ±0.2V，VDDQ = +2.5V ±0.2V
• 对于 DDR400：VDD = +2.6V ±0.1V，VDDQ = +2.6V ±0.1V
• 双向数据选通（DQS）与数据同步传输/接收，即源同步数据捕获（x16 版本有两个，每个字节一个）
• 内部流水线双倍数据率（DDR）架构；每个时钟周期两次数据访问
• 差分时钟输入（CK 和 CK#）
• 命令在每个 CK 上升沿输入
• 对于读取，DQS 与数据边沿对齐；对于写入，DQS 与数据中心对齐
• 延迟锁定环（DLL）用于对齐 DQ 和 DQS 与 CK 的转换
• 四个内部存储体用于并发操作
• 数据掩码（DM）用于屏蔽写入数据（x16 版本有两个，每个字节一个）
• 可编程突发长度：2、4 或 8
• 自动刷新和自刷新模式
• 更长的引线 TSOP 封装以提高可靠性（OCPL）
• 2.5V I/O（兼容 SSTL_2 标准）
• 支持并发自动预充电选项
• 支持 tRAS 锁定（tRAP = tRCD）