IS61DDB42M18A-250M3L

36Mb IS61DDB41M36A 和 IS61DDB42M18A 是同步、高性能 CMOS 静态随机存取存储器 (SRAM) 器件。这些 SRAM 具有共同的 I/O 总线。K 时钟的上升沿启动读/写操作，所有内部操作都是自定时的。读和写地址在 K 时钟的交替上升沿注册。读和写以双数据速率执行。以下在 K 时钟的上升沿内部注册：读/写地址、读使能、写使能、用于突发地址第一和第三的字节写、用于突发地址第一和第三的数据输入。以下在 K# 时钟的上升沿注册：用于突发地址第二和第四的字节写、用于突发地址第二和第四的数据输入。字节写可以随相应的数据输入改变，以按字节启用或禁用写操作。内部写缓冲区使数据输入在写地址后一个周期注册。第一个数据输入突发比写命令信号晚一个周期计时，第二个突发计时到 K# 时钟的下一个上升沿。完成写操作需要两个完整的时钟周期。在突发读操作期间，来自第一和第三突发的数据输出从 C# 时钟的第二和第三上升沿（从读命令后开始并半个周期后）的输出寄存器更新。来自第二和第四突发的数据输出用 C 时钟的第三和第四上升沿更新。每当 C 和 C# 时钟被拉高时，K 和 K# 时钟用于计时数据输出。完成读操作需要两个完整的时钟周期。该器件使用单个 +1.8V 电源供电，并与 HSTL I/O 接口兼容。

• 提供 1Mx36 和 2Mx18 配置。
• 片上延迟锁定环 (DLL)，用于宽数据有效窗口。
• 共同的 I/O 读和写端口。
• 同步流水线读与延迟写操作。
• 用于读和写输入端口的双数据速率 (DDR) 接口。
• 用于读和写操作的固定 4 位突发。
• 时钟停止支持。
• 两个输入时钟 (K 和 K#)，仅用于地址和控制寄存的上升沿。
• 两个输入时钟 (C 和 C#)，用于数据输出控制。
• 两个回波时钟 (CQ 和 CQ#)，与数据同时传递。
• +1.8V 核心电源供电和 1.5V 至 1.8V VDDQ，与 0.75V 至 0.9V VREF 一起使用。
• HSTL 输入和输出接口。
• 注册的地址、写和读控制、字节写、数据输入和数据输出。
• 完全数据一致性。
• 使用有限集 JTAG 1149.1 功能的边界扫描。
• 字节写能力。
• 细球栅阵列 (FBGA) 封装：13mm×15mm 和 15mm×17mm 体尺寸 165 球 (11 × 15) 阵列。
• 通过 5× 用户提供的精密电阻可编程阻抗输出驱动器。