MT46V32M16BN-5B IT:F

DDR SDRAM采用双数据速率架构实现高速运行。双数据速率架构本质上是一种2n预取架构，其接口设计为在I/O引脚每个时钟周期传输两个数据字。DDR SDRAM的单次读写访问实际上包括在内部DRAM核心进行一次2n位宽、一个时钟周期的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。双向数据选通信号（DQS）与数据一起外部传输，用于接收器的数据捕获。DQS在读取时由DDR SDRAM发送，在写入时由内存控制器发送。读取时DQS与数据边缘对齐，写入时与数据中心对齐。x16产品有两个数据选通信号，一个用于低字节，一个用于高字节。DDR SDRAM由差分时钟（CK和CK#）驱动；CK上升且CK#下降的交叉点称为CK的正边缘。命令（地址和控制信号）在CK的每个正边缘进行寄存。输入数据在DQS的两个边缘进行寄存，输出数据参考DQS的两个边缘以及CK的两个边缘。对DDR SDRAM的读写访问是突发式的；访问从选定位置开始，并按照编程顺序持续访问编程数量的位置。访问从激活命令的寄存开始，随后可能是读取或写入命令。与激活命令同时寄存的地址位用于选择要访问的存储体和行。与读取或写入命令同时寄存的地址位用于选择存储体和突发访问的起始列位置。DDR SDRAM提供可编程的读取或写入突发长度，为2、4或8个位置。可以启用自动预充电功能，以提供在突发访问结束时启动的自定时行预充电。

• VDD = +2.5V ±0.2V，VDDQ = +2.5V ±0.2V
• VDD = +2.6V ±0.1V，VDDQ = +2.6V ±0.1V（DDR400）
• 双向数据选通信号（DQS）与数据一起传输/接收，即源同步数据捕获（x16每个字节有两个）
• 内部流水线双数据速率（DDR）架构；每个时钟周期进行两次数据访问
• 差分时钟输入（CK和CK#）
• 在每个CK正边缘输入命令
• 读取时DQS与数据边缘对齐；写入时与数据中心对齐
• DLL用于使DQ和DQS转换与CK对齐
• 四个内部存储体用于并发操作
• 数据掩码（DM）用于屏蔽写入数据（x16每个字节有两个）
• 可编程突发长度：2、4或8
• 自动刷新 - 64ms，8192周期
• 长引脚TSOP以提高可靠性（OCPL）
• 2.5V I/O（与SSTL_2兼容）
• 支持并发自动预充电选项
• 支持tRAS锁定（tRAP = tRCD）