8A34005-000NLG

8A34005同步管理单元为基于IEEE 1588和同步以太网的时钟提供管理定时参考、时钟源和定时路径的工具。其锁相环通道可独立作为频率合成器、抖动衰减器、数字控制振荡器或数字锁相环运行。该器件支持多个独立的定时路径，每条路径均可配置为数字锁相环或数字控制振荡器。输入到输入、输入到输出以及输出到输出的相位偏移均可精确管理。该器件输出低抖动时钟，可直接同步诸如100GBASE-R、40GBASE-R、10GBASE-R、10GBASE-W及更低速率以太网接口，以及SONET/SDH、PDH接口和IEEE 1588时间戳单元。除系统数字锁相环外，任何数字锁相环均可配置为卫星通道，以跟踪其指定源通道的相位和频率偏移。卫星通道为其源通道提供额外的频率合成和输出级。内部系统模拟锁相环必须由频率在25MHz至54MHz之间的低相位噪声参考时钟提供。系统模拟锁相环的输出用于设备中所有分数输出分频器的时钟合成。系统模拟锁相环参考可来自连接至OSCI引脚的外部晶体振荡器，或来自使用连接在OSCI和OSCO引脚之间晶体的内部振荡器。系统数字锁相环生成一个...

• 四个独立的定时通道，每个均可作为频率合成器、抖动衰减器、数字控制振荡器或数字锁相环运行。
• 数字锁相环生成符合电信规范的时钟。
• 符合ITU-T G.8262同步以太网标准，符合ITU-T G.8262.1增强型同步以太网标准，并符合传统SONET/SDH和PDH要求。
• 数字锁相环数字环路滤波器可编程，截止频率范围为0.09mHz至12kHz。
• 数字锁相环/数字控制振荡器通道通过组合总线共享频率信息，以简化符合ITU-T G.8273.2标准。
• 数字锁相环和数字控制振荡器模式之间的切换为无扰动且动态切换。
• 在数字控制振荡器和数字锁相环模式之间自动参考切换，以简化对电信边界时钟中外部相位/时间输入接口的支持。
• 通过分数输出分频器生成独立于输入频率的输出频率。
• 每个分数输出分频器支持1ps分辨率的输出相位调谐。
• 12个差分/24个LVCMOS输出，支持频率从0.5Hz至1GHz，抖动低于150fs RMS，支持LVCMOS、LVDS、LVPECL、HCSL、CML、SSTL和HSTL输出模式，差分输出摆幅可选，支持独立的3.3V、2.5V或1.8V输出电压，LVCMOS额外支持1.5V或1.2V，每个输出的时钟相位可独立编程，步进为1ns至2ns，总范围为±180°。
• 2个差分/4个单端时钟输入，支持频率从0.5Hz至1GHz，任何输入可映射到任何或所有定时通道，冗余输入频率彼此独立，任何输入可被指定为与可选参考时钟输入相关联的外部帧/同步脉冲，支持每秒偶脉冲、每秒脉冲、5PPS、10 PPS、50Hz、100Hz、1 kHz、2 kHz、4kHz和8kHz，每个输入可编程相位偏移高达±1.638μs，步进为1ps。
• 参考监视器根据信号丢失、活动性、频率监视和/或信号丢失输入引脚来限定/取消限定参考。
• 信号丢失输入引脚可通过通用输入输出引脚分配给任何输入时钟参考。
• 自动参考选择状态机根据参考监视器、优先级表、可恢复/不可恢复模式以及其他可编程设置，为每个数字锁相环选择活动参考。
• 系统模拟锁相环工作于基模晶体：25MHz至54MHz，或来自晶体振荡器。
• 系统数字锁相环接受晶体振荡器、温度补偿晶体振荡器或恒温晶体振荡器，工作频率范围几乎为1MHz至150MHz。
• 数字锁相环可配置为数字控制振荡器，以合成精确时间协议/IEEE 1588时钟。
• 数字控制振荡器生成基于精确时间协议的时钟，频率分辨率小于1.11×10⁻¹⁶。
• 数字锁相环相位检测器可用作时间数字转换器，精度为20ps。
• 支持1MHz I²C或50MHz SPI串行处理器端口。
• 器件可在复位后通过以下方式自动配置：内部客户可定义一次性可编程存储器，支持多达16种不同配置；通过独立的I²C主端口连接的标准外部I²C EPROM。
• 支持1149.1 JTAG边界扫描。
• 采用10×10mm 72-QFN封装。

• 核心与接入IP交换机/路由器
• 同步以太网设备
• 10Gb、40Gb和100Gb以太网接口
• 中心局定时源与分配
• 无线基础设施