RC38612AXXXGN2#KB0

RC38612无线接入网设备同步器为基于IEEE 1588/精确时间协议（PTP）、同步以太网（SyncE）和通用公共无线电接口（CPRI）的时钟提供管理定时参考、时钟源和定时路径的工具。该设备支持多达六条独立的定时路径，可用于控制PTP时钟合成和SyncE/CPRI时钟生成。该设备支持使用数字锁相环（DPLL）进行物理层定时，以及使用数控振荡器（DCO）进行基于数据包的定时。可以精确管理输入到输入、输入到输出和输出到输出的相位偏移。该设备输出低抖动时钟，可直接同步100GBASE - R、40GBASE - R、10GBASE - R和10GBASE - W等接口以及较低速率的以太网接口，以及IEEE 1588时间戳单元（TSU）。RC38612最多可接受五个差分参考输入和十个单端参考输入，这些输入可在常见的全球导航卫星系统（GNSS）、以太网、同步光网络（SONET）/同步数字体系（SDH）、准同步数字体系（PDH）频率下工作，以及任何0.5Hz至1GHz（单端模式下为250MHz）的输入频率。参考信号会持续监测信号丢失情况和用户编程阈值下的频率偏移。所有参考信号对所有DPLL均可用。每个DPLL的活动参考由强制选择或基于用户编程优先级、锁定允许范围、参考监测器、恢复/非恢复设置和信号丢失（LOS）输入的自动选择来确定。RC38612可以接受时钟参考和相关的帧脉冲或同步信号作为一对输入。DPLL可以锁定时钟参考，并使同步和时钟输出与配对的同步/帧输入对齐。该设备允许将任何参考输入配置为可与任何其他参考输入关联的同步输入。输入同步信号的频率可以是1PPS（每秒脉冲）、EPPS（每秒偶数脉冲）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz。此功能使任何DPLL能够将其帧同步和时钟输出与同步输入进行相位对齐，而无需使用低带宽设置直接锁定到同步输入。DPLL支持四种主要操作模式：自由运行、锁定、保持和DCO。在自由运行模式下，DPLL仅基于系统时钟合成时钟。在锁定模式下，DPLL使用所选带宽过滤参考时钟抖动。同样在锁定模式下，长期输出频率精度与长期参考时钟精度相同。

• 六个独立的定时通道
• 每个通道可充当频率合成器、抖动衰减器、数控振荡器（DCO）或数字锁相环（DPLL）
• 通过分数输出分频器（FOD）生成与输入频率无关的输出频率
• 每个FOD支持1ps的输出相位调谐
• 12个差分/24个低压互补金属氧化物半导体（LVCmos）输出
• 任何0.5Hz至1GHz的频率（LVCMOS为250MHz）
• 抖动低于150fs均方根值（10kHz至20MHz）
• 支持LVCMOS、低压差分信号（LVDS）、低压正发射极耦合逻辑（LVPECL）、高速电流开关逻辑（HCSL）、电流模式逻辑（CML）、 stub系列终端逻辑（SSTL）和高速传输逻辑（HSTL）输出模式
• 差分输出摆幅可选：400mV / 650mV / 800mV / 910mV
• 独立输出电压为3.3V、2.5V或1.8V
• LVCMOS额外支持1.5V或1.2V摆幅
• 每个输出的时钟相位可在1ns至2ns的步长内单独编程，总范围为±180°
• 5个差分/10个单端时钟输入
• 支持任何0.5Hz至1GHz的频率
• 任何输入都可以映射到任何或所有定时通道
• 冗余输入频率相互独立
• 任何输入都可以指定为外部帧/同步脉冲，如每秒偶数脉冲（EPPS）、每秒脉冲（1PPS）、5PPS、10PPS、50Hz、100Hz、1kHz、2kHz、4kHz和8kHz，并与可选的参考时钟输入相关联
• 每个输入可编程的相位偏移最大为±1.638μs，步长为1ps
• 三个通用输入输出（GPIO）可配置为单端时钟输入，支持0.5Hz至150MHz的频率
• 参考监测器根据信号丢失（LOS）、活动、频率监测和/或LOS输入引脚来判定参考信号是否合格
• 信号丢失（LOS）输入引脚（通过GPIO）可以分配给任何输入时钟参考
• 自动参考选择状态机根据参考监测器、优先级表、恢复/非恢复和其他可编程设置为每个DPLL选择活动参考
• 系统模拟锁相环（APLL）可从基模晶体（25MHz至54MHz）或晶体振荡器运行
• 系统DPLL可接受几乎任何1MHz至150MHz频率的晶体振荡器（XO）、温度补偿晶体振荡器（TCXO）或恒温晶体振荡器（OCXO）
• DPLL可以配置为DCO以合成精确时间协议（PTP）/IEEE 1588时钟
• DCO生成基于PTP的时钟，频率分辨率小于1.11×10⁻¹⁶
• DPLL相位检测器可用作精度低于1ps的时间数字转换器（TDC）
• TDC可在1ms至100s的周期内读取
• DPLL数字环路滤波器（DLF）的截止频率可编程，范围为0.09mHz至12kHz
• DPLL架构支持使用软件实现的外部DLF
• DPLL/DCO通道使用组合总线共享频率信息，以简化对国际电信联盟电信标准化部门（ITU - T）G.8273.2的合规性
• DPLL和DCO模式之间的切换无中断且动态
• 支持1MHz的I²C或50MHz的串行外设接口（SPI）串行处理器端口
• 复位后可通过以下方式自动配置：
• 内部用户可定义的一次性可编程（OTP）存储器，最多有16种不同配置
• 标准外部I²C电可擦可编程只读存储器（EEPROM），在I²C模式下作为串行端口
• 1149.1联合测试行动小组（JTAG）边界扫描
• 10×10×0.9mm的72引脚四方扁平无引脚（QFN）封装

• 无线接入网设备
• 以太网接口同步
• IEEE 1588时间戳单元