NDL88PFO-8KIT TR

8Gb双数据速率3L（DDR3L）DRAM采用双数据速率架构以实现高速运行。它内部配置为八存储体DRAM。 8Gb芯片被组织为128Mbit x 8个I/O x 8存储体设备。这些同步设备在一般应用中可实现高达1866Mb/秒/引脚的高速双数据速率传输。 该芯片设计符合所有DDR3L DRAM的关键特性，包括与DDR3完全向后兼容。此后，这两个部件编号的设备都将被称为DDR3L。所有控制和地址输入都与一对外部提供的差分时钟同步。输入在差分时钟的交叉点（CK上升和CK#下降）被锁存。所有I/O都以源同步方式与差分DQS对同步。 这些设备使用单一的+1.35V -0.067V/+0.1V电源供电，并提供BGA封装。 DDR3L SDRAM是一种高速动态随机存取存储器，内部配置为八存储体DRAM。DDR3L SDRAM采用8n预取架构以实现高速运行。8n预取架构与一个设计用于在I/O引脚每个时钟周期传输两个数据字的接口相结合。DDR3L SDRAM的单次读或写操作包括在内部DRAM核心进行一次8n位宽、四个时钟的数据传输，以及在I/O引脚进行两次相应的n位宽、半个时钟周期的数据传输。 对DDR3L SDRAM的读写操作是面向突发的，从选定位置开始，并按照编程序列以八个突发长度或四个“截断”突发长度继续。操作从激活命令的注册开始，随后是读或写命令。与激活命令同时注册的地址位用于选择要激活的存储体和行（BA0 - BA2选择存储体；A0 - A15选择行）。与读或写命令同时注册的地址位用于选择突发操作的起始列位置，确定是否要发出自动预充电命令（通过A10），并在模式寄存器启用的情况下“即时”选择BC4或BL8模式（通过A12）。 在正常操作之前，DDR3L SDRAM必须以预定义的方式上电并初始化。以下部分提供了有关设备复位和初始化、寄存器定义、命令描述和设备操作的详细信息。 上电和初始化需要以下序列：

1. 施加电源（建议将RESET#保持在0.2 x VDD以下，所有其他输入可以未定义）。RESET#需要在稳定电源下保持至少200us。在RESET#被释放之前的任何时间将CKE拉低（最短时间10ns）。300mV至VDDmin之间的电源电压斜坡时间不得大于200ms；并且在斜坡期间，VDD > VDDQ且(VDD - VDDQ) < 0.3伏。

• VDD和VDDQ由单个电源转换器输出驱动，并且
• 除VDD、VDDQ、VSS、VSSQ之外的所有引脚的电压电平必须在一侧小于或等于VDDQ和VDD，在另一侧必须大于或等于VSSQ和VSS。此外，电源斜坡完成后，VTT限制为最大0.95V，并且
• Vref跟踪VDDQ/2。 或者
• 在VDDQ之前或同时施加VDD，且无任何斜率反转。
• 在VDD之前或同时施加VDDQ，且无任何斜率反转。

• 符合JEDEC标准
• 电源：VDD和VDDQ = +1.35V
• 向后兼容VDD和VDDQ = +1.5V ±0.075V
• 工作温度范围：
  • 扩展测试（ET）：Tc = 0 ~ 95°C
  • 工业级（IT）：Tc = -40 ~ 95°C
• 支持JEDEC时钟抖动规范
• 完全同步操作
• 快速时钟速率：800/933MHz
• 差分时钟，CK和CK#
• 双向差分数据选通
  • DQS和DQS#
• 8个内部存储体用于并发操作
• 8n位预取架构
• 流水线内部架构
• 预充电和主动掉电
• 可编程模式和扩展模式寄存器
• 附加延迟（AL）：0，CL - 1，CL - 2
• 可编程突发长度：4，8
• 突发类型：顺序/交错
• 输出驱动器阻抗控制
• 平均刷新周期：
  • 8192周期/64ms（在 -40°C ≤ Tc ≤ +85°C时为7.8us）
  • 8192周期/32ms（在 +85°C ≤ Tc ≤ +95°C时为3.9us）
• 写电平调整
• ZQ校准
• 动态ODT（Rtt_Nom和Rtt_WR）
• 符合RoHS标准
• 自动刷新和自刷新
• 78球9×10.6×1.2mm FBGA封装
• 无铅和无卤素